[發(fā)明專利]用于實現(xiàn)動態(tài)無序處理器流水線的方法和裝置

有效

• 申請?zhí)枺?/td>: 201510091809.4
• 申請日: 2015-02-28
• 公開（公告）號: CN104951281B
• 公開（公告）日: 2018-08-24
• 發(fā)明（設(shè)計）人: D·M·卡提科夫;N·尼爾拉坎塔姆;J·H·凱爾姆;P·謝卡拉科斯
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 何焜

本申請公開了用于實現(xiàn)動態(tài)無序處理器流水線的方法和裝置。一種用于優(yōu)化的動態(tài)無序超長指令字(VLIW)流水線的硬件/軟件協(xié)同設(shè)計。例如，裝置的一個實施例包括：指令取出單元，其用于將超長指令字(VLIW)按其程序順序從存儲器中取出，VLIW中的每一個包括多個精簡指令集計算(RISC)指令字節(jié)，這些字節(jié)按照去除它們之間的數(shù)據(jù)流依賴關(guān)系和假輸出依賴關(guān)系的順序被集中到VLIW中；解碼單元，其用于按照VLIW的程序順序?qū)ζ溥M(jìn)行解碼，并且并行地輸出每個經(jīng)解碼的VLIW的字節(jié)；以及無序執(zhí)行引擎，其用于優(yōu)選地并行于其他字節(jié)來執(zhí)行這些字節(jié)，其中，以不同于從解碼單元中接收這些字節(jié)的順序來執(zhí)行這些字節(jié)中的至少一些，無序執(zhí)行引擎具有在執(zhí)行操作時不檢查這些字節(jié)之間的數(shù)據(jù)流依賴關(guān)系和假輸出依賴關(guān)系的一個或多個處理級。

背景

技術(shù)領(lǐng)域

本發(fā)明總體涉及計算機(jī)處理器領(lǐng)域。更具體地說，本發(fā)明涉及用于實現(xiàn)動態(tài)無序處理器流水線的裝置和方法。

相關(guān)技術(shù)描述

當(dāng)前，許多主流處理器基于或多或少共享相同的無序流水線實現(xiàn)的高級原理的動態(tài)無序微架構(gòu)。伴隨著每一代的僅能硬件實現(xiàn)的無序設(shè)計，改善這些處理器的性能、功率效率、面密度和硬件可擴(kuò)展性變得日益困難。

附圖說明

結(jié)合以下附圖，從以下詳細(xì)描述可獲得對本發(fā)明更好的理解，其中：

圖1A是示出根據(jù)本發(fā)明的實施例的示例性有序流水線以及示例性寄存器重命名的無序發(fā)布/執(zhí)行流水線兩者的框圖；

圖1B是示出根據(jù)本發(fā)明的各實施例的要包括在處理器中的有序架構(gòu)核的示例性實施例和示例性的寄存器重命名的無序發(fā)布/執(zhí)行架構(gòu)核的框圖；

圖2是根據(jù)本發(fā)明的各實施例的具有集成的存儲器控制器和圖形器件的單核處理器和多核處理器的框圖；

圖3示出根據(jù)本發(fā)明的一個實施例的系統(tǒng)的框圖；

圖4示出根據(jù)本發(fā)明的實施例的第二系統(tǒng)的框圖；

圖5示出根據(jù)本發(fā)明的實施例的第三系統(tǒng)的框圖；

圖6示出根據(jù)本發(fā)明的實施例的芯片上系統(tǒng)(SoC)的框圖；

圖7示出根據(jù)本發(fā)明的各實施例的對照使用軟件指令轉(zhuǎn)換器將源指令集中的二進(jìn)制指令轉(zhuǎn)換成目標(biāo)指令集中的二進(jìn)制指令的框圖；

圖8示出用于超長指令字(VLIW)字節(jié)(syllable)的指令格式的一個實施例；

圖9示出包括多個字節(jié)的超長指令字(VLIW)的一個實施例；

圖10A-B示出常規(guī)的無序(OOO)流水線和根據(jù)本發(fā)明的一個實施例的OOO流水線；

圖11A-B示出二進(jìn)制碼中相鄰的多個常規(guī)微操作(uop)之間的依賴關(guān)系以及多個字節(jié)之間的依賴關(guān)系；

圖12A-B示出常規(guī)處理器中的寄存器重命名和本發(fā)明的一個實施例中所采用的寄存器重命名；

圖13A-B示出常規(guī)OOO處理器中以及根據(jù)本發(fā)明的一個實施例的寄存器重命名、調(diào)度器邏輯和取消邏輯；

圖14A示出包括重命名/分配(allocate)級、調(diào)度級和分派(dispatch)級之間的多個交叉開關(guān)的常規(guī)流水線；

圖14B示出根據(jù)本發(fā)明的一個實施例的包括重命名/分配級、調(diào)度級和分派級的流水線；

圖15示出解碼級之后的處理器流水線的一個實施例；以及

圖16示出基于指令依賴關(guān)系的指令序列的重布置的一個實施例。

具體實施方式