[發明專利]用于結構化由兩個半導體層組成的層結構的方法及微機械部件

有效

• 申請號: 201510079465.5
• 申請日: 2015-02-13
• 公開（公告）號: CN104843634B
• 公開（公告）日: 2018-10-23
• 發明（設計）人: S·安布魯斯特;F·菲舍爾;J·巴德爾;R·施特勞布
• 申請（專利權）人: 羅伯特·博世有限公司
• 主分類號: B81C1/00
• 分類號: B81C1/00;B81B7/02
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 郭毅

本發明涉及一種用于通過以下方式結構化由兩個半導體層與位于兩個半導體層之間的絕緣層和/或蝕刻停止層組成的層結構的方法：在兩個半導體層中的第一半導體層的第一側上構造第一蝕刻掩膜；實施從第一外側出發的用于結構化第一半導體層的第一蝕刻步驟，在兩個半導體層中的第二半導體層的第二側上構造第二蝕刻掩膜；實施從第二外側出發的用于結構化第二半導體層的第二蝕刻步驟，其中，在實施第一蝕刻步驟之后并且在實施第二蝕刻步驟之前，在至少一個在第一蝕刻步驟中蝕刻的第一溝槽的至少一個溝槽壁上沉積至少一種蝕刻保護材料。本發明同樣涉及一種用于微機械部件的制造方法。此外，本發明涉及一種微機械部件。

技術領域

本發明涉及一種用于結構化由兩個半導體層與位于所述兩個半導體層之間的絕緣層和/或蝕刻停止層組成的層結構的方法。本發明同樣涉及一種用于微機械部件的制造方法。此外，本發明涉及一種微機械部件。

背景技術

在DE 60 2004 008 537 T2和DE 11 2008 000 218 T5中描述了用于制造SOI襯底(Silicon-On-Insulator，SOI：絕緣體上硅)的方法。如此制造的SOI襯底通常是用于制造微機械部件的原料。在這種情形中，大多通過襯底的和硅層的結構化實現微機械部件的制造，所述硅層借助位于襯底和硅層之間的絕緣層和/或蝕刻停止層與襯底電絕緣。

發明內容

本發明實現用于結構化由兩個半導體層與位于所述兩個半導體層之間的絕緣層和/或蝕刻停止層組成的層結構的方法，所述方法具有以下步驟：

在所述兩個半導體層中的第一半導體層的位于所述層結構的第一外側處的并且遠離所述絕緣層和/或蝕刻停止層定向的第一側上構造第一蝕刻掩膜；

實施從所述第一外側出發的用于結構化所述第一半導體層的第一蝕刻步驟，其中，在所述第一半導體層的第一側的從所述第一蝕刻掩膜暴露的至少一個部分面處蝕刻穿透所述第一半導體層的至少一個第一溝槽，使得所述至少一個第一溝槽在第一蝕刻步驟之后具有至少一個溝槽底，所述溝槽底使所述絕緣層和/或蝕刻停止層的至少一個部分面暴露；

在所述兩個半導體層中的第二半導體層的位于所述層結構的第二外側處的并且遠離所述絕緣層和/或蝕刻停止層定向的第二側上構造第二蝕刻掩膜；

實施從所述第二外側出發的用于結構化所述第二半導體層的第二蝕刻步驟，其中，在所述第二半導體層的第二側的從所述第二蝕刻掩膜暴露的至少一個部分面處蝕刻穿透所述第二半導體層的至少一個第二溝槽，

在實施所述第一蝕刻步驟之后并且在實施所述第二蝕刻步驟之前，在所述至少一個第一溝槽的至少一個溝槽壁上沉積至少一種蝕刻保護材料，其中，由于所述至少一種蝕刻保護材料的耐蝕刻性，在所述第二蝕刻步驟期間所述至少一個第一溝槽的至少一個溝槽壁保持被覆蓋，其特征在于，在實施所述第一蝕刻步驟之后并且在實施所述第二蝕刻步驟之前，在所述至少一個第一溝槽的所述至少一個溝槽底上、在所述第一蝕刻掩膜上和/或在所述第一半導體層的第一側上沉積所述至少一種蝕刻保護材料，其中，在所述第二蝕刻步驟之前借助從所述第一外側實施的各向異性蝕刻步驟使所述至少一個第一溝槽的至少一個溝槽底、所述第一蝕刻掩膜和/或所述第一半導體層的第一側從所述至少一種蝕刻保護材料暴露，并且，附加地去除所述絕緣層和/或蝕刻停止層的在所述至少一個第一溝槽的至少一個溝槽底處暴露的部分區域。

本發明還實現一種用于微機械部件的制造方法，其中，根據前述方法從由兩個半導體層與位于所述兩個半導體層之間的絕緣層和/或蝕刻停止層組成的層結構結構化出所述微機械部件的至少一個部分元件。

發明優點

本發明能夠實現在用于結構化第二半導體層的第二蝕刻步驟期間對從第一半導體層結構化出的元件的更可靠的保護。因此，在后續過程中防止在第一蝕刻步驟中構成的結構的蝕刻和/或損壞。因此，借助本發明可以在制造微機械部件時更可靠地實現所期望的部件特性。