[發(fā)明專利]上面具有IIIA-N族外延層的機(jī)械穩(wěn)固硅襯底

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• 申請?zhí)枺?/td>: 201510079453.2
• 申請日: 2015-02-13
• 公開（公告）號: CN104867811A
• 公開（公告）日: 2015-08-26
• 發(fā)明（設(shè)計(jì)）人: 邁克爾·路易斯·海登;托馬斯·安東尼·麥克納;里克·L·懷斯;薩米爾·彭德哈卡
• 申請（專利權(quán)）人: 德州儀器公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L29/06;H01L29/20;H01L29/778
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 林斯凱

技術(shù)領(lǐng)域

所揭示實(shí)施例涉及在至少一個緩沖層上、硅襯底上具有IIIA-N族層(例如GaN)的外延物品。

背景技術(shù)

氮化鎵(GaN)是一種通用IIIA-N族材料，其中例如Ga(以及硼、鋁、銦及鉈)的IIIA族元素有時候也被稱作13族元素。GaN是具有纖鋅礦晶體結(jié)構(gòu)的二元IIIA-V直接能帶隙半導(dǎo)體。其在室溫下的3.4eV的相對較寬能帶隙(vs.硅的1.1eV)給其在光電子以及大功率及高頻電子裝置中的多種應(yīng)用提供了特殊性質(zhì)。

雖然GaN襯底晶片是商用的，但是其通常是昂貴的。大部分集成電路通常反而制造在硅襯底上。主要由于半導(dǎo)體產(chǎn)業(yè)生產(chǎn)的大量硅襯底，硅襯底與GaN襯底相比相對便宜。因此從成本觀點(diǎn)來看，希望能夠在相對便宜的硅襯底(例如晶片)上制造基于GaN的電路及光電子裝置(例如LED)。

然而，硅襯底上生長高質(zhì)量的GaN外延層存在各種問題。與硅襯底上生長高質(zhì)量的GaN外延層相關(guān)聯(lián)的許多問題是因?yàn)楣璧钠犯癯?shù)實(shí)質(zhì)上不同于GaN的品格常數(shù)，其中GaN與硅之間的品格失配是約16.9％。當(dāng)GaN外延地生長在硅襯底上時，所生長的外延材料可展現(xiàn)出不合意的高密度的品格缺陷。如果對于大部分應(yīng)用來說GaN層生長得足夠厚，那么GaN層內(nèi)的應(yīng)力還可造成GaN材料的品格生長部分破裂，尤其是朝襯底的外沿破裂。

此外，硅及GaN具有不同的熱膨脹系數(shù)(CTE)，其中GaN的CTE是約5.6×10^-6/K且硅的CTE是約3.4×10^-6/K。例如，如果涉及硅襯底上的GaN的結(jié)構(gòu)的溫度增加，那么所述結(jié)構(gòu)的硅材料部分將以與GaN材料膨脹的速率相比不同(較低)的速率膨脹。這些不同的CTE在裝置的各個層之間引起應(yīng)力。此應(yīng)力可造成破裂及其它問題。例如，相對較厚(例如＞1μm)的GaN外延層被視為由于Si的CTE減小35％到40％引起的極度拉伸應(yīng)力而趨向于在冷卻到室溫時破裂。

此外，難以在硅襯底上生長GaN，這是因?yàn)镚aN是化合物材料且Si是元素材料。從非極性到極性結(jié)構(gòu)的過渡結(jié)合實(shí)質(zhì)上品格失配在GaN層的生長期間產(chǎn)生晶體缺陷。一種解決方案是剪裁Si與GaN層之間的一或多個“緩沖”層以幫助克服硅裝置上的GaN外延層的GaN與Si之間的品格常數(shù)失配及晶體結(jié)構(gòu)差。

發(fā)明內(nèi)容

提供此概述以依簡化形式介紹下文在包含所提供圖式的實(shí)施方式中進(jìn)一步描述的所揭示概念的簡要選擇。此概述不旨在限制所主張的標(biāo)的物的范圍。

如上所述，克服IIIA-N族材料(例如GaN)與Si之間的品格常數(shù)及晶體結(jié)構(gòu)差的常規(guī)解決方案涉及改質(zhì)IIIA-N族材料與Si之間的緩沖層。所揭示方法替代地包含更改Si襯底的機(jī)械性質(zhì)以相對于常規(guī)硅襯底提供較高的楊氏模量以在緩沖層及IIIA-N族層的外延沉積及后續(xù)的熱裝置處理期間對變形更具彈性。

所揭示實(shí)施例認(rèn)識到被摻雜p⁺⁺的元素硅<111>襯底(例如晶片)的組合提供較高的楊氏模量(例如至少高20％)的相對本征硅、n摻雜硅或適中或輕微p摻雜硅，且襯底與品格空位的濃度相比富含填隙硅，共同地阻礙了襯底中填隙氧氣的沉淀以及體微缺陷(BMD)形成。阻礙填隙氧氣的沉淀及BMD形成從由于以上背景技術(shù)中描述的硅襯底上的緩沖層上的IIIA-N族層(例如GaN)而引起的應(yīng)力差(可造成破裂)而減小后續(xù)熱處理步驟中的總體襯底變形，所述后續(xù)熱處理步驟例如為高溫步驟，其包含用于形成高電壓電力電子器件的源極/漏極活化或用于光電子裝置的高溫處理。如本文中所使用，p⁺⁺摻雜是指最小硼摻雜密度3.2×10¹⁸/cm³，例如對應(yīng)于約1mohm-cm到約20mohm-cm的室溫體電阻率的3.2×10¹⁸/cm³到1.2×10²⁰/cm³。

附圖說明

現(xiàn)在將參考附圖，所述附圖不一定按比例繪制，其中：

圖1是展示根據(jù)實(shí)例實(shí)施例的用于在p⁺⁺摻雜元素硅<111>襯底(例如晶片)上的至少一個緩沖層上形成包含IIIA-N族層的外延物品的實(shí)例方法中的步驟的流程圖。

圖2A是展示根據(jù)實(shí)例實(shí)施例的具有單個緩沖層的所揭示外延物品的橫截面圖。

圖2B是展示根據(jù)實(shí)例實(shí)施例的具有第一緩沖層及第二緩沖層的所揭示外延物品的橫截面圖。