[發(fā)明專利]高速低功耗多閾值雙邊沿觸發(fā)D型觸發(fā)器

有效

• 申請(qǐng)?zhí)枺?/td>: 201510061574.4
• 申請(qǐng)日: 2015-02-06
• 公開（公告）號(hào): CN104601145A
• 公開（公告）日: 2015-05-06
• 發(fā)明（設(shè)計(jì)）人: 胡封林;竇強(qiáng);劉仲;陳躍躍;胡少飛;羅恒;許邦建;劉勝;劉宗林;吳家鑄
• 申請(qǐng)（專利權(quán)）人: 中國(guó)人民解放軍國(guó)防科學(xué)技術(shù)大學(xué)
• 主分類號(hào): H03K3/012
• 分類號(hào): H03K3/012;H03K3/356
• 代理公司: 湖南兆弘專利事務(wù)所 43008
• 代理人: 周長(zhǎng)清

技術(shù)領(lǐng)域

本發(fā)明主要涉及到大規(guī)模集成電路設(shè)計(jì)領(lǐng)域，特指一種高速低功耗多閾值雙邊沿觸發(fā)D型觸發(fā)器。

背景技術(shù)

隨著工藝技術(shù)的不斷提高，目前超大規(guī)模集成電路設(shè)計(jì)已進(jìn)入深亞微米階段。特征尺寸的降低，必然會(huì)帶來MOS器件的閾值電壓的降低，使得電路的漏電流隨著特征尺寸的降低而呈指數(shù)形式上升，直接造成了電路漏電流功耗迅速增加。由漏電流帶來的靜態(tài)功耗已經(jīng)不能被忽視。

工作在GHz范圍內(nèi)的系統(tǒng)，其功耗達(dá)到了幾十w，甚至是幾百w以上。過大的功耗帶來了一系列的問題，已成為超大規(guī)模集成電路發(fā)展的一個(gè)重要障礙。高的功耗導(dǎo)致了芯片溫度的高溫。工作溫度的升高不僅使電路的各種物理缺陷所造成的故障顯現(xiàn)出來，而且高的工作溫度使電路的連線電阻變大，線延時(shí)增加，導(dǎo)致嚴(yán)重的時(shí)延故障。同時(shí)，工作溫度的升高將導(dǎo)致漏電流的增大，使芯片內(nèi)部的工作容易失效，壽命縮短等。這些最終導(dǎo)致了電路的可靠性大大降低。有研究表明，溫度每升高10^oC，器件的故障率就提高2倍。

低功耗設(shè)計(jì)技術(shù)貫穿于從系統(tǒng)級(jí)到器件（工藝）級(jí)的整個(gè)數(shù)字系統(tǒng)設(shè)計(jì)過程。集成電路設(shè)計(jì)的層次可以劃分為以下幾個(gè)層次：系統(tǒng)級(jí)、功能級(jí)（行為算法級(jí)）、寄存器傳輸級(jí)（結(jié)構(gòu)級(jí)）、門級(jí)（邏輯電路級(jí)）、版圖級(jí)（物理級(jí)）。

觸發(fā)器、鎖存器是構(gòu)成時(shí)序邏輯電路的基本單元，觸發(fā)器、鎖存器消耗的功耗約占整個(gè)芯片的15%~45%。針對(duì)現(xiàn)在時(shí)鐘頻率越來越高的現(xiàn)象，觸發(fā)器、鎖存器的功耗比重在整個(gè)芯片中也越來越重，減少觸發(fā)器的功耗，已經(jīng)成為整個(gè)芯片設(shè)計(jì)的必備要求。

現(xiàn)在工藝技術(shù)發(fā)展到深亞微米階段，漏電流帶來的靜態(tài)功耗己經(jīng)成為不可忽視的功耗。降低漏電流功耗就是要降低漏電流。漏電流主要包括亞閾值漏電流、pn結(jié)反相漏電流和擊穿電流等，而其中的亞閾值漏電流是漏電流的最主要部分。

當(dāng)前電路設(shè)計(jì)中，已提出幾種降低漏電流的技術(shù)。

1、亞閾值漏電流控制。多閾值?CMOS電路(Multi-threshold?CMOS)是在一個(gè)電路中應(yīng)用了多個(gè)閾值電壓來控制亞閾值電流，也就是電路中管子的閾值電壓有不同的值。目前應(yīng)用的比較多的是雙闡值電壓，即在關(guān)鍵的通路采用低闡值MOS管，可以得到好的性能，而在輔助通路采用高閾值MOS管，以減小亞閾值漏電流。

2、動(dòng)態(tài)閾值電壓CMOS(?Dynamic?Threshold?Voltage?CMOS)控制。動(dòng)態(tài)閾值電路是根據(jù)電路的狀態(tài)來改變閾值。最早是通過一個(gè)自我調(diào)節(jié)閾值電壓的負(fù)反饋電路來估計(jì)和穩(wěn)定漏電流，反饋電路主要是通過調(diào)節(jié)襯底電壓來調(diào)節(jié)閾值電壓的，這樣增加了電路的面積，也增加了一定的功耗。隨后，又有從業(yè)者提出了一種動(dòng)態(tài)MOS管，將襯底與輸入相連接，這樣襯底電壓就隨著輸入電壓的變化而變，無需附加電路。這種電路能夠進(jìn)一步降低一定的電源電壓來降低功耗，但漏電流不一定能降低，而且工藝技術(shù)比較高。

3、晶體管重排法。晶體管重排法是先定義電路的一個(gè)輸入向量，該向量可以降低電路的漏電流。當(dāng)每個(gè)門處于高漏電流的時(shí)候，在電源與地之間、或者是上拉網(wǎng)絡(luò)與下拉網(wǎng)絡(luò)之間插入一個(gè)漏電流控制晶體管用來減小漏電流。這就需要又計(jì)算一個(gè)預(yù)定的向量，而且通過插入管子來降低漏電流。雖然能降低一定的功耗，但這個(gè)管子本身也會(huì)消耗一定的能量，并且會(huì)增加電路的面積以及增加電路設(shè)計(jì)的復(fù)雜度。

發(fā)明內(nèi)容

本發(fā)明要解決的技術(shù)問題就在于：針對(duì)現(xiàn)有技術(shù)存在的技術(shù)問題，本發(fā)明提供一種結(jié)構(gòu)簡(jiǎn)單、成本低廉、可提高傳輸效率、降低靜態(tài)漏電流和功耗的高速低功耗多閾值雙邊沿觸發(fā)D型觸發(fā)器。

為解決上述技術(shù)問題，本發(fā)明采用以下技術(shù)方案：

一種高速低功耗多閾值雙邊沿觸發(fā)D型觸發(fā)器，包括：

低功耗控制電路，用來接收低功耗控制輸入信號(hào)slp，對(duì)低功耗控制輸入信號(hào)slp進(jìn)行緩沖處理后分別輸出信號(hào)：sleep和nsleep；

正沿觸發(fā)鎖存器，用來接收數(shù)據(jù)信號(hào)d，正相時(shí)鐘輸入信號(hào)clk、反相時(shí)鐘輸入信號(hào)nclk以及信號(hào)sleep和nsleep；正沿觸發(fā)鎖存器在正相時(shí)鐘輸入信號(hào)clk、反相時(shí)鐘輸入信號(hào)nclk的控制下對(duì)數(shù)據(jù)信號(hào)d進(jìn)行鎖存處理后輸出信號(hào)qtp；

負(fù)沿觸發(fā)鎖存器，用來接收數(shù)據(jù)信號(hào)d，正相時(shí)鐘輸入信號(hào)clk、反相時(shí)鐘輸入信號(hào)nclk以及信號(hào)sleep和nsleep；負(fù)沿觸發(fā)鎖存器在正相時(shí)鐘輸入信號(hào)clk、反相時(shí)鐘輸入信號(hào)nclk的控制下對(duì)數(shù)據(jù)信號(hào)d進(jìn)行鎖存處理后輸出信號(hào)：qtn；