[發明專利]半導體存儲器裝置及其制造方法

有效

• 申請號: 201510054775.1
• 申請日: 2015-02-03
• 公開（公告）號: CN104821321B
• 公開（公告）日: 2019-05-03
• 發明（設計）人: 理崎智光
• 申請（專利權）人: 艾普凌科有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L27/11524;H01L29/423;H01L29/78;H01L29/788;H01L29/06;H01L21/265;H01L21/336
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;黃綸偉

本發明提供一種半導體存儲器裝置及其制造方法，其能夠抑制從升壓電路到存儲器主體串聯地存在的MOS晶體管的無效電壓降，實現低電壓工作，容易取得ON/OFF比，并且可同時實現芯片尺寸的縮小和存儲器性能的提高。在由存儲器晶體管部和選擇晶體管部構成的半導體存儲器裝置中，至少使選擇晶體管部形成為翼片型的單晶半導體薄膜。

技術領域

本發明涉及半導體存儲器裝置。

背景技術

取EEPROM(電可擦寫可編程只讀存儲器)為例來說明以往的半導體存儲器裝置。圖8是以往的EEPROM的概念圖，是專利文獻1所揭示的一般性構造。圖8的(A)為俯視圖，圖8的(B)為沿(A)中的線段A-A’的剖視圖，圖8的(C)為立體圖。

該半導體存儲器裝置由存儲器主體部02和選擇存儲器主體部02的選擇柵晶體管部01構成。在存儲器主體部02中存在被稱為浮柵12的積蓄電荷的電極，存儲器的狀態根據電荷量發生變化。這里，當在該浮柵12中積蓄電子時，存儲器主體部02成為增強型而定義為“1”狀態，當在該浮柵12中積蓄空穴時，存儲器主體部02成為耗盡型而定義為“0”狀態。在向“1”狀態寫入時，對選擇柵13和控制柵11施加被稱為Vpp的正電壓，使漏n+區域04、源n+區域08和襯底05成為GND(接地)，將電子從溝道漏n區域06經由溝道氧化膜07注入浮柵12。在向“0”狀態寫入時，對選擇柵13和漏n+區域04施加Vpp，使控制柵11和襯底05成為GND，使源n+區域08浮置，將空穴從溝道漏n區域06經由溝道氧化膜07注入浮柵12。

寫入時的Vpp需要使電荷穿過溝道氧化膜07的程度的電壓，一般來說，對于的溝道氧化膜厚，Vpp需要是15～20V。由于該Vpp是在升壓電路中產生的，因此，從升壓電路至存儲器主體部02為止的全部器件的耐壓必須是Vpp以上。由于該耐壓限制妨礙了以芯片尺寸縮小為目的的器件尺寸的縮小，因此要求降低Vpp的電壓。

但是，如果單純地實施Vpp的低電壓化，則無法充分地進行對于存儲器功能很重要的相對于浮柵的電荷注入。因此，一般采取的方法是使溝道氧化膜07的厚度變薄從而能夠進行充分的注入。

專利文獻1：日本特開2004-71077號公報

但是，上述溝道氧化膜07的薄膜化會招致存儲器的保持特性惡化，因此會使得存儲器的可靠性降低。

而且，還附加于該嚴格的權衡關系，導致從升壓電路到存儲器主體串聯存在的MOS晶體管的無效電壓降進一步妨礙了對器件低耐壓化的要求。例如，圖8的選擇柵晶體管部01屬于此情況。

例如，在向“0”狀態寫入時對選擇柵13和漏n+區域04施加Vpp的情況下，溝道漏n區域06的電位比GND電位的襯底05上升而成為對選擇柵晶體管部01施加背柵的狀態，選擇柵晶體管部01的閾值Vth上升，成為Vth’。此時，由于選擇柵晶體管部01而產生Vth’的電壓降，向溝道漏n區域06僅送達了比Vpp低Vth’的量的電壓(圖10)。例如，在為了進行充分的寫入而需要對溝道漏n區域06施加15V電壓的情況下，如果Vth’＝2V，則需要對漏n+區域04施加Vpp＝15+2＝17V。即，原來只要15V就能夠進行充分的寫入，但現在必須對漏n+區域04施加比該電壓高2V的Vpp，必須確保無效的耐壓。為了消除該選擇柵晶體管部01的電壓降從而使Vpp成為15V，只要對選擇柵13施加比Vpp高的電壓既可，但由于其電壓成為Vpp+Vth’＝15+2＝17V，因此，結果是需要確保17V的耐壓，必須要確保無效的耐壓，從而難以縮小器件尺寸。

此課題不僅限于選擇柵晶體管部01，只要在從升壓電路出口至選擇柵13之間存在串聯連接的MOS晶體管，就在該晶體管上產生相同的課題。另外，在向“1”狀態寫入時，只要在從升壓電路出口至控制柵11之間存在串聯連接的MOS晶體管，就也會在該晶體管上產生相同的課題。

從上述內容可知，造成該課題的原因是由背柵效應所引起的Vth上升。一般來說，因背柵施加所引起的Vth上升的程度由夾在MOS晶體管的柵與襯底之間的柵氧化膜和半導體的串聯電容的容量關系來決定。