[發明專利]存儲器的測試電路及測試方法

有效

• 申請號: 201510052256.1
• 申請日: 2015-01-31
• 公開（公告）號: CN104637544B
• 公開（公告）日: 2017-11-24
• 發明（設計）人: 錢亮
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C29/56
• 分類號: G11C29/56
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 鄭瑋

技術領域

本發明涉及半導體制造領域，尤其涉及一種存儲器的測試方法及其測試電路。

背景技術

半導體存儲器件(例如，閃存或嵌入式存儲器等)不斷地朝著高集成度和高容量存儲單元的方向發展。在閃存設計中，通常采用各種錯誤檢查及糾正修復方法來提高閃存存儲器的成品率。

存儲器(例如嵌入式存儲器)的可測試設計技術可包括直接測試、用嵌入式CPU進行測試和內建自測試技術(Built-in SelfTest，BIST)。

內建自測BIST技術是在設計時在電路中植入相關功能電路用于提供自我測試功能的技術，以此降低器件測試對自動測試設備的依賴程度。現在，高度集成的電路被廣泛應用，測試這些電路需要高速的混合信號測試設備。內建自測BIST技術可以通過實現自我測試從而減少對自動測試設備的需求。并且，存儲器的內建自測(Memory Built-in SelfTest，MBIST)技術通常采用一種或多種算法為測試存儲器一種或多種缺陷類型而特別設計。

對于存儲器而言，CP測試時間和成本均十分敏感，如何降低測試時間始終是測試追求的目標。然而，測試中的擦除、編程以及讀取時間無法被減少，因此，想要降低測試時間就必須采用多個平行測試的方法，即同時對多個存儲器進行測試，以降低測試時間。現有技術中，對一個存儲器進行測試時通常會采用測試通道(Signal pin)的個數為6/4/2，假設測試機臺總的測試通道數是768個，能夠同時測試的存儲器的個數分別為128/256/384。由于現有的晶圓上的集成度越來越高，同一片晶圓上的芯片個數大幅增加，采用現有技術中的測試方法對一片晶圓測試，測試時間會不斷增加，這也就造成測試的成本不斷的提高。

發明內容

本發明的目的在于提供一種存儲器的測試電路及測試方法，能夠使用單根測試通道對存儲器進行測試，在測試機測試通道數量一定的情況下，也就是測試成本固定的情況下，大大增加平行測試時可測試存儲器的個數，從而降低測試時間。

為了實現上述目的，本發明提出了一種存儲器的測試電路及測試方法，用于對待測存儲器進行測試，包括：存儲器內建自測電路、VPPIO輸入輸出模塊和芯片內部固有時鐘電路；

其中，所述時鐘電路與所述存儲器內建自測電路的時鐘接口相連，所述待測存儲器與所述存儲器內建自測電路的數據接口、地址接口及控制接口相連，所述待測存儲器的模擬電壓輸入輸出接口與所述VPPIO輸入輸出模塊的VPPIO模擬接口相連，所述存儲器內建自測電路的輸入接口和輸出接口分別與所述VPPIO輸入輸出模塊的數字輸入接口和數字輸出接口相連；

所述VPPIO輸入輸出模塊包括編碼電路，用于對來自測試通道中的輸入激勵進行編碼；

所述內建自測電路設有譯碼電路，對來自測試通道或VPPIO輸入輸出模塊中的輸入激勵進行譯碼。

進一步的，在所述的存儲器的測試電路中，所述VPPIO輸入輸出模塊兼容數字信號和模擬信號傳輸功能，用于傳輸測試通道的輸入激勵和內建自測試電路以及來自待測存儲器內的反饋信號。

進一步的，在所述的存儲器的測試電路中，所述芯片內部固有時鐘振蕩電路為振蕩器模塊或者分頻器。

進一步的，在所述的存儲器的測試電路中，所述時鐘振蕩器模塊提供時鐘給存儲器內建自測電路。

本發明還提出了一種存儲器的測試方法，使用如上文中任一項存儲器的測試電路進行測試，包括步驟：

采用單個測試通道將輸入激勵通過VPPIO輸入輸出模塊傳輸到內建自測電路模塊，或者通過VPPIO輸入輸出模塊直接將電壓和電流等模擬信號從測試通道傳輸到待測存儲器；

所述內建自測電路模塊譯碼并將所述輸入激勵轉換為并行信號，再將所述并行信號輸入至所述待測存儲器；

通過所述內建自測電路模塊和VPPIO輸入輸出模塊接收來自待測存儲器的反饋信號，判斷所述反饋信號和預期的信號是否一致，從而實現對待測存儲器的測試。

進一步的，在所述的存儲器的測試電路中，所述VPPIO輸入輸出模塊兼容數字信號和模擬信號傳輸功能，用于傳輸測試通道的輸入激勵和內建自測試電路以及來自待測存儲器內的反饋信號。

進一步的，在所述的存儲器的測試電路中，所述內建自測電路控制所述VPPIO輸入輸出模塊傳輸數字信號或是模擬信號。

進一步的，在所述的存儲器的測試電路中，所述內建自測電路控制所述VPPIO輸入輸出模塊處于輸入狀態或是輸出狀態。