[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201510051312.X
• 申請日: 2015-01-30
• 公開（公告）號: CN104821309B
• 公開（公告）日: 2019-01-15
• 發明（設計）人: 大森和幸;村中誠志;前川和義
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L23/532
• 分類號: H01L23/532;H01L21/768
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 李蘭;孫志湧

本發明涉及一種半導體裝置及其制造方法。改善了半導體裝置的性能。在一個實施例中，例如，沉積時間從4.6秒增大為6.9秒。換句話說，在一個實施例中，通過增大沉積時間來增大氮化鉭膜的厚度。具體地說，在一個實施例中，增大沉積時間使得在要耦合到寬互連的連接孔的底部上設置的氮化鉭膜具有在從5至10nm的范圍內的厚度。

相關申請的交叉引用

通過引用而在此整體并入包括說明書、附圖和摘要的、在2014年1月31日提交的日本專利申請No.2014-016841的公開。

技術領域

本發明涉及半導體裝置和用于制造半導體裝置的技術，例如，涉及被有效地應用到包括銅互連的半導體裝置的技術和用于制造該半導體裝置的技術。

背景技術

國際公布WO 2006/016678描述了一種半導體裝置，其中，在相同的互連層中設置了具有不同的線寬的第一銅互連和第二銅互連。

發明內容

例如，半導體裝置可以包括銅互連，該銅互連包括作為主要成分的銅，其中，可以在相同的互連層中設置具有不同的線寬的寬互連(第一銅互連)和窄互連(第二銅互連)。具體地說，例如，該寬互連被用作用于供應電源電勢的電源線，并且該窄互連被用作用于發送信號的信號線。

例如，通過“鑲嵌工藝”在一個步驟中在相同的互連層中形成該寬互連和窄互連。例如，窄互連是以最小加工大小形成的精細互連，并且需要在窄互連中包括的阻擋導體膜具有小的厚度，以便保證在鑲嵌工藝中的膜的填充屬性。因此，因為在與窄互連相同的步驟中形成在與窄互連相同的層中形成寬互連，所以在寬互連中包括的阻擋導體膜必然具有小的厚度。

例如，當關注其中一起形成銅互連和插塞(plug)的“雙鑲嵌工藝”時，在與銅互連一起形成的插塞的底部上形成阻擋導體膜。結果，當阻擋導體膜根據以最小加工大小形成的窄互連的填充屬性被形成得具有小的厚度時，在窄互連的下層中布置并且要耦合到窄互連的插塞的底部上形成的阻擋導體膜也具有小的厚度，并且，在寬互連的下層中布置并且要耦合到寬互連的插塞的底部上形成的阻擋導體膜也具有小的厚度。

在該配置中，在插塞和下互連之間插入阻擋導體膜。作為本發明人的調查的結果，發現插塞的電阻值隨著在阻擋導體膜的厚度上的增大而增大。因為寬互連必須允許高電流通過其中，所以在寬互連的下層中布置并且要耦合到寬互連的插塞期望地具有較低的電阻值。因此，期望降低在寬互連的下層中布置并且要耦合到寬互連的插塞的電阻值。從這樣的視點看，存在在當前半導體裝置上和在用于制造半導體裝置的當前技術上的改善的空間。換句話說，從改善半導體裝置的性能的視點看，存在在當前半導體裝置上和在用于制造半導體裝置的當前技術上的改善的空間。

從本說明書的說明和附圖，其他問題和新穎特征將被澄清。

根據本發明的一個實施例，提供了一種半導體裝置，所述半導體裝置包括在相同的層中設置的寬互連(第一銅互連)和窄互連(第二銅互連)，其中，在所述寬互連的下層中布置并且要耦合到所述寬互連的第一插塞(第一銅插塞)的電阻值低于在所述窄互連的下層中布置并且要耦合到所述窄互連的第二插塞(第二銅插塞)的電阻值。

根據本發明的另一個實施例，提供了一種制造半導體裝置的方法，所述方法包括步驟：通過以鉭作為靶并且向處理室內引入氮氣的濺射工藝來沉積氮化鉭膜，其中，在所述沉積步驟中的沉積時間在以下范圍內，在所述范圍中在第一插塞(第一銅插塞)的底部上形成的氮化鉭膜具有5-10nm的厚度。

根據本發明的另一個實施例，提供了一種制造半導體裝置的方法，所述方法包括步驟：在排放氮氣后，通過以鉭作為靶并且向半導體襯底施加襯底吸引偏壓(substratedraw bias)的濺射工藝在氮化鉭膜上形成鉭膜，其中，所述襯底吸引偏壓被施加使得在所述半導體襯底上的電勢在從-350至-800V的范圍內。

根據上述各個實施例，可以改善半導體裝置的性能。