[發(fā)明專利]半導體裝置及其制造方法有效
| 申請?zhí)枺?/td> | 201510051312.X | 申請日： | 2015-01-30 |
| 公開（公告）號： | CN104821309B | 公開（公告）日： | 2019-01-15 |
| 發(fā)明（設(shè)計）人： | 大森和幸;村中誠志;前川和義 | 申請（專利權(quán)）人： | 瑞薩電子株式會社 |
| 主分類號： | H01L23/532 | 分類號： | H01L23/532;H01L21/768 |
| 代理公司： | 中原信達知識產(chǎn)權(quán)代理有限責任公司 11219 | 代理人： | 李蘭;孫志湧 |
| 地址： | 日本*** | 國省代碼： | 日本;JP |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 半導體 裝置 及其 制造 方法 | ||
1.一種半導體裝置，包括：
(a)第一銅互連和第二銅互連，所述第一銅互連和所述第二銅互連被設(shè)置在相同的層中；
(b)第一銅插塞，所述第一銅插塞被布置在所述第一銅互連的下層中并且被耦合到所述第一銅互連；
(c)第二銅插塞，所述第二銅插塞被布置在所述第二銅互連的下層中并且被耦合到所述第二銅互連；
(d)第一阻擋導體膜，所述第一阻擋導體膜被包含在所述第一銅插塞中；以及
(e)第二阻擋導體膜，所述第二阻擋導體膜被包含在所述第二銅插塞中，
所述第一銅互連具有比所述第二銅互連的線寬大的線寬，
所述第一銅插塞和所述第二銅插塞具有相同的大小，并且被設(shè)置在相同的層中，
所述第一阻擋導體膜和所述第二阻擋導體膜中的每一個由氮化鉭膜和在所述氮化鉭膜上方設(shè)置的鉭膜構(gòu)成，
其中，所述第一銅插塞的電阻值低于所述第二銅插塞的電阻值，
其中，在所述第一銅插塞的底部上設(shè)置的所述氮化鉭膜的第一厚度大于在所述第二銅插塞的底部上設(shè)置的所述氮化鉭膜的第二厚度。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其中，所述第一厚度是5nm或更大且10nm或更小。
3.根據(jù)權(quán)利要求1所述的半導體裝置，其中，所述第二厚度大于0nm且為3nm或更小。
4.根據(jù)權(quán)利要求1所述的半導體裝置，其中，在所述第一銅插塞的底部上設(shè)置的所述鉭膜的電阻率低于在所述第二銅插塞的底部上設(shè)置的所述鉭膜的電阻率。
5.根據(jù)權(quán)利要求4所述的半導體裝置，其中，在所述第一銅插塞的底部上設(shè)置的所述鉭膜具有α-Ta結(jié)構(gòu)的晶體結(jié)構(gòu)，并且在所述第二銅插塞的底部上設(shè)置的所述鉭膜具有β-Ta結(jié)構(gòu)的晶體結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1所述的半導體裝置，其中，所述第一銅互連是被配置為電源電勢的電源線。
7.根據(jù)權(quán)利要求1所述的半導體裝置，其中，一體地設(shè)置包括在所述第一銅互連中的銅膜和包括在所述第一銅插塞中的銅膜，并且一體地設(shè)置包括在所述第二銅互連中的銅膜和包括在所述第二銅插塞中的銅膜。
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