[發明專利]在FINFET裝置的源/漏區上形成外延材料的方法及所形成裝置

在審

• 申請號: 201510041064.0
• 申請日: 2015-01-27
• 公開（公告）號: CN104810403A
• 公開（公告）日: 2015-07-29
• 發明（設計）人: J·A·弗朗海澤;B·V·克里希南;M·K·阿卡瓦爾達;S·本特利;A·P·雅各布;劉金平
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明通常涉及FET(場效應晶體管)半導體裝置的制造，尤其涉及在FinFET(鰭式場效應晶體管)半導體裝置的源/漏區上形成外延半導體材料的各種方法以及由此形成的裝置結構。

背景技術

制造例如CPU(中央處理單元)、存儲裝置、ASIC(專用集成電路；application?specific?integrated?circuit)等先進集成電路需要依據特定的電路布局在給定的芯片面積上形成大量電路元件，其中，所謂的金屬氧化物場效應晶體管(MOSFET或FET)代表一種重要類型的電路元件，其基本確定集成電路的性能。傳統場效應晶體管是一種平面裝置，其通常包括源區、漏區、位于該源區與該漏區之間的溝道區，以及位于該溝道區上方的柵極電極。通過控制施加于該柵極電極的電壓來控制流過該場效應晶體管的電流。例如，對于NMOS裝置，如果沒有電壓施加于柵極電極，則沒有電流流過該NMOS裝置(忽略不想要的漏電流，該漏電流較小)。但是，當在柵極電極上施加適當的正電壓時，該NMOS裝置的溝道區變為導電，從而允許電流經該導電溝道區在源區與漏區之間流動。

為提升場效應晶體管的操作速度并增加集成電路裝置上的場效應晶體管的密度，多年來，裝置設計人員已大幅降低了場效應晶體管的物理尺寸。更具體地說，場效應晶體管的溝道長度已被顯著縮小，從而提升了場效應晶體管的開關速度并降低了場效應晶體管的操作電流及電壓。不過，縮小場效應晶體管的溝道長度也降低了源區與漏區之間的距離。在一些情況下，這樣縮小源區與漏區之間的隔離使有效抑制源區與溝道的電位不受漏區的電位的不利影響變得困難。這有時被稱作短溝道效應，其中，作為主動開關的場效應晶體管的特性劣化。

與具有平面結構的場效應晶體管相比，所謂的FinFET裝置為三維(3D)結構。圖1A顯示形成于半導體襯底12上方的示例現有技術FinFET半導體裝置10的透視圖，參考該圖以在很高層面解釋FinFET裝置10的一些基本特征。在這個例子中，FinFET裝置10包括三個示例鰭片14、柵極結構16、側間隙壁18以及柵極覆蓋層20。柵極結構16通常由例如高k絕緣材料或二氧化硅層的柵極絕緣材料層(未單獨顯示)以及充當裝置10的柵極電極的一個或多個導電材料層(例如金屬和/或多晶硅)組成。鰭片14具有三維配置：高度14H、寬度14W以及長軸或軸向長度14L。軸向長度14L與裝置10操作時在裝置10中的電流行進的方向對應。虛線14C顯示鰭片14的長軸或中心線。由柵極結構16覆蓋的鰭片14的部分是FinFET裝置10的溝道區。在傳統的流程中，通過執行一個或多個外延生長制程可增加位于間隙壁18的外側(也就是裝置10的源/漏區中)的鰭片14的部分的尺寸甚至將這些部分合并在一起(圖1A中未圖示的情形)。增加裝置10的源/漏區中的鰭片14的尺寸或將其合并的制程經執行以降低源/漏區的電阻和/或更易于建立與源/漏區的電性接觸。即使不執行外延“合并”制程，也通常會在鰭片14上執行外延生長制程，以增加它們的物理尺寸。