[發明專利]一種具有啟動控制功能的延時鎖相環電路

有效

• 申請號: 201510036065.6
• 申請日: 2015-01-23
• 公開（公告）號: CN104601166B
• 公開（公告）日: 2017-08-25
• 發明（設計）人: 王源;劉躍全;賈嵩;張興
• 申請（專利權）人: 北京大學
• 主分類號: H03L7/081
• 分類號: H03L7/081
• 代理公司: 北京路浩知識產權代理有限公司11002
• 代理人: 李相雨

技術領域

本發明涉及延時鎖相環技術領域，更具體涉及一種具有啟動控制功能的延時鎖相環電路。

背景技術

隨著對芯片性能的需要不斷增加，片內時鐘分配質量和時鐘延遲變得越來越重要，對抑制時鐘偏移和抖動的要求越來越高。然而，不論這些抖動來自內部還是襯底或電源噪聲，時鐘頻率和電路集成度的增加使得減小時鐘的偏移和抖動變得更加困難。傳統的時鐘樹無法保持片內高速時鐘的精確同步。在微處理器、存儲器接口和通信芯片中，一般采用鎖相環(Phase Locked Loop,PLL)和延時鎖相環DLL實現時鐘同步的作用。

其中，PLL是一個高階系統，設計復雜。對穩定工作十分重要的環路帶寬會由于PVT波動而變化，導致系統出現不穩定問題。PLL中一個重要的模塊是振蕩器，用來產生和基準時鐘鎖定的高頻時鐘。這部分電路對電源噪聲、工藝波動和工作環境均很敏感。壓控振蕩器(Voltage Controlled Oscillator,VCO)的輸出時序在多個震蕩周期內存在抖動積累，導致產生大于原始輸入相位差的相位誤差，并且該誤差會一直存在。另一方面，PLL需要復雜的二階低通濾波器。

延時鎖相環DLL相比于鎖相環PLL具有幾方面優勢。DLL是一階環路系統，在一階濾波器中只需要一個電容，相比于高階PLL，DLL更加穩定。DLL不存在環路振蕩器并且易于設計實現。另外，DLL相比于PLL具有更好的抖動特性，因為電源和襯底感應的相位誤差、抖動不會在多個時鐘周期內累積；此外，相比于PLL，DLL具有更好的抗噪聲特性。因此，DLL廣泛應用于各種時鐘生成電路中，包括時鐘數據恢復電路、多相時鐘產生電路、高速收發機和微處理器中的倍頻電路。快速發展的移動終端設備要求DLL能夠快速的調整延時控制電壓，以實現快速鎖相的目的，同時不至于大面積的增加芯片版圖。

發明內容

(一)要解決的技術問題

本發明要解決的技術問題是如何提高延時鎖相環的鎖相速度，同時保證芯片面積不會大幅度增加。

(二)技術方案

為了解決上述技術問題，本發明提供了一種具有啟動控制功能的延時鎖相環電路，包括相位檢測子電路、壓控延時鏈、一階濾波電容，以及啟動控制子電路；

所述啟動控制子電路初始化控制電壓，所述控制電壓落在所述壓控延時鏈的延時控制電壓的調節范圍內；所述相位檢測子電路單元根據基準時鐘以及所述壓控延時鏈的反饋時鐘的相位關系，調節所述控制電壓的值；所述控制電壓經過所述一階濾波電容濾波后，作為所述壓控延時鏈的延時控制電壓，對所述壓控延時鏈進行控制；

其中，所述啟動控制電路包括第一PMOS晶體管Mp1、第二PMOS晶體管Mp2、第一NMOS晶體管Mn1、第二NMOS晶體管Mn2、第三NMOS晶體管Mn3以及反相器Inv0；所述第一PMOS晶體管Mp1的柵極接地，所述第一PMOS晶體管Mp1的源極接電源電壓，所述第二PMOS晶體管Mp2的柵極接所述第一PMOS晶體管Mp1的漏極；所述第一NMOS晶體管Mn1的柵極接所述第一PMOS晶體管Mp1的漏極，所述第一NMOS晶體管Mn1的源極和漏極均接地；所述第二NMOS晶體管Mn2的柵極和漏極均連接所述第一PMOS晶體管Mp1的漏極，所述第二NMOS晶體管Mn2的源極接地；所述第三NMOS晶體管Mn3的漏極接所述第一PMOS晶體管Mp1的漏極，所述反相器Inv0的輸入端接所述第一PMOS晶體管Mp1的漏極，所述反相器Inv0的輸出端接所述第三NMOS晶體管Mn3的柵極，所述第三NMOS晶體管Mn3的源極接所述第二PMOS晶體管Mp2的源極，所述第二PMOS晶體管Mp2的漏極接地；所述一階濾波電容的一端接所述第三NMOS晶體管Mn3的源極，另一端接地；所述第三NMOS晶體管Mn3的源極連接所述控制電壓。

優選地，所述控制電壓經過所述啟動控制子電路后，初始化的電壓值為所述壓控延時鏈的延時控制電壓調節范圍的中點值。

優選地，所述反相器Inv0的閾值翻轉電壓為所述壓控延時鏈的延時控制電壓調節范圍的中點值。

優選地，所述相位檢測子電路包括鑒相器單元和電荷泵單元，用于檢測所述基準時鐘與所述壓控延時鏈的反饋時鐘的相位關系，若所述基準時鐘的相位超前與所述反饋時鐘的相位，則增大所述控制電壓；若所述基準時鐘的相位落后于所述反饋時鐘的相位，則減小所述控制電壓。

優選地，所述壓控延時鏈由N個相同的延時單元依次串聯構成，其輸入為所述基準時鐘，其最后一級所述延時單元的輸出信號為所述反饋時鐘。

優選地，每一所述延時單元均連接所述延時控制電壓。