[發明專利]一種適合深度并行數據處理的無線Mesh網路由節點裝置

在審

• 申請號: 201510015441.3
• 申請日: 2015-08-04
• 公開（公告）號: CN104506447A
• 公開（公告）日: 2015-07-29
• 發明（設計）人: 謝銀波;楊劍鋒;郭成城
• 申請（專利權）人: 武漢大學
• 主分類號: H04L12/771
• 分類號: H04L12/771;H04W40/02
• 代理公司: 武漢科皓知識產權代理事務所(特殊普通合伙) 42222
• 代理人: 趙麗影

技術領域

本發明屬于無線mesh通信網絡技術領域，特別涉及一種適合深度并行數據處理的無線Mesh網路由節點裝置。

背景技術

無線Mesh網絡（Wireless?Mesh?Networks，亦稱無線網狀網、無線網格網等）是一種基于多跳路由、對等網技術的新型網絡結構，作為一種無線互聯的通信技術得到越來越廣泛的應用。主要由兩種網絡節點組成：Mesh路由器和Mesh終端，它由Ad-Hoc網絡（一種無線多跳網絡）發展變化而來，承襲了Ad-Hoc網絡動態擴展、自組網、自配網、自管理以及自愈合等優良特性。

現有的mesh網絡節點裝置，多采用單核NPU（Network?Processor?Uinit網絡處理器）或單芯片MNPU（Muticore?Network?Processor?Uinit多核網絡處理器）為核心CPU的設計，這類節點裝置CPU內部有并行微處理單元，適合于對無線網絡封包的轉發和路由，但限于CPU的處理能力，在應對深度QoS服務，如：DPI（深度報文解析）等中受到極大的限制。

本發明Mesh網絡節點裝置，利用多模技術和一體化結構設計，配合基于TDMA（Time?Division?Multiple?Access時分多址)模型的路由算法，特別是并行路由算法，可有效解決無線Mesh多跳過程中極大損耗，QoS（Quality?of?Service服務質量）下降問題，在無線性能諸如：傳輸距離、移動速率、抗干擾、穿透等方面和無線網絡安全方面有大幅提高，支持復雜或對安全要求高的環境下開展無線數據傳輸、無線視頻圖像監控、IP視頻會議、IP音頻電話、無線定位、無線數控等業務。此外，便攜式及太陽能功能結構單元設計，能滿足裝置在野外無市電工作狀態下的組網應用需要。

發明內容

本發明要解決的技術問題是設計一種適合深度并行數據處理的無線Mesh網路由節點裝置，多臺通過有線或者無線網絡接口可組成分布式拓撲結構，可根據用戶的組網應用增減，各模塊可靈活配置成多種頻段要求和標準下的無線mesh網絡結構。具備分布式多跳功能，允許網絡中節點的自動加入，可接入互聯網，能迅速實現無線覆蓋，同時，裝置亦可應用于在有市電供給或無市電供給情況下的野外mesh網絡組網的需要。

本發明裝置以多核網絡多核處理器核心電路為中心，包括：FPGA控制電路、網絡處理器核心電路NP1、無線網卡模塊1、天線1、Flash閃存電路1、DDR內存電路1、網絡處理器核心電路NP2、無線網卡模塊2、天線2、Flash閃存電路2、DDR內存電路2、SRAM內存1、SRAM內存2、太陽能/市電可切換供電電路、以太網接口電路1、以太網接口電路2、串行接口組成。其中：

FPGA控制電路（1）的一個輸入/輸出接口a1連接到網絡處理器核心電路NP1（2）的一個輸入/輸出口d2，網絡處理器核心電路NP1（2）的一個輸入/輸出接口a2連接到無線網卡模塊1（3）的輸入/輸出接口b3,?無線網卡模塊1（3）的輸入/輸出接口a3連接到天線1（4）的輸入/輸出接口；網絡處理器核心電路NP1（2）的一個輸入/輸出接口b2連接到Flash閃存電路1（5）的輸入/輸出接口，網絡處理器核心電路NP1（2）的一個輸入/輸出接口c2連接到DDR內存電路1（6）的輸入/輸出接口。

FPGA控制電路（1）的一個輸入/輸出接口d1連接到網絡處理器核心電路NP2（7）的一個輸入/輸出口d3，網絡處理器核心電路NP2（7）的一個輸入/輸出接口a5連接到無線網卡模塊2（8）的輸入/輸出接口b4,?無線網卡模塊2（8）的輸入/輸出接口a4連接到天線2（9）的輸入/輸出接口；網絡處理器核心電路NP2（7）的一個輸入/輸出接口b5連接到Flash閃存電路2（10）的輸入/輸出接口，網絡處理器核心電路NP2（7）的一個輸入/輸出接口c3連接到DDR內存電路2（11）的輸入/輸出接口。

FPGA控制電路（1）的一個輸入/輸出接口b1連接到SRAM內存1（12）的輸入/輸出口；FPGA控制電路（1）的另一個輸入/輸出接口c1連接到SRAM內存2（13）的輸入/輸出口，

太陽能/市電可切換供電電路（14）的一個輸出接口b6連接到FPGA控制電路（1）的一個輸入接口e1，其另一個輸出接口連接到網絡處理器核心電路NP1（2）的一個輸入接口e2，其還一個輸出接口連接到網絡處理器核心電路NP1（7）的一個輸入接口e3。