[發明專利]一種適合深度并行數據處理的無線Mesh網路由節點裝置

在審

• 申請號: 201510015441.3
• 申請日: 2015-08-04
• 公開（公告）號: CN104506447A
• 公開（公告）日: 2015-07-29
• 發明（設計）人: 謝銀波;楊劍鋒;郭成城
• 申請（專利權）人: 武漢大學
• 主分類號: H04L12/771
• 分類號: H04L12/771;H04W40/02
• 代理公司: 武漢科皓知識產權代理事務所(特殊普通合伙) 42222
• 代理人: 趙麗影

1.一種適合深度并行數據處理的無線Mesh網路由節點裝置，其特征在于：以多網絡處理器及FPGA核心電路構成的電路結構為中心，具體包括：FPGA控制電路（1）、網絡處理器核心電路NP1（2）、無線網卡模塊1（3）、天線1（4）、Flash閃存電路1（5）、DDR內存電路1（6）、網絡處理器核心電路NP2（7）、無線網卡模塊2（8）、天線2（9）、Flash閃存電路2（10）、DDR內存電路2（11）、SRAM內存1（12）、SRAM內存2（13），太陽能/市電可切換供電電路（14）、以太網接口電路1（15）、以太網接口電路2（16）、串行接口（17），其中：

FPGA控制電路（1）的一個輸入/輸出接口a1連接到網絡處理器核心電路NP1（2）的一個輸入/輸出口d2，網絡處理器核心電路NP1（2）的一個輸入/輸出接口a2連接到無線網卡模塊1（3）的輸入/輸出接口b3,?無線網卡模塊1（3）的輸入/輸出接口a3連接到天線1（4）的輸入/輸出接口；網絡處理器核心電路NP1（2）的一個輸入/輸出接口b2連接到Flash閃存電路1（5）的輸入/輸出接口，網絡處理器核心電路NP1（2）的一個輸入/輸出接口c2連接到DDR內存電路1（6）的輸入/輸出接口；

FPGA控制電路（1）的一個輸入/輸出接口d1連接到網絡處理器核心電路NP2（7）的一個輸入/輸出口d3，網絡處理器核心電路NP2（7）的一個輸入/輸出接口a5連接到無線網卡模塊2（8）的輸入/輸出接口b4,?無線網卡模塊2（8）的輸入/輸出接口a4連接到天線2（9）的輸入/輸出接口；網絡處理器核心電路NP2（7）的一個輸入/輸出接口b5連接到Flash閃存電路2（10）的輸入/輸出接口，網絡處理器核心電路NP2（7）的一個輸入/輸出接口c3連接到DDR內存電路2（11）的輸入/輸出接口；

FPGA控制電路（1）的一個輸入/輸出接口b1連接到SRAM內存1（12）的輸入/輸出口；FPGA控制電路（1）的另一個輸入/輸出接口c1連接到SRAM內存2（13）的輸入/輸出口，

太陽能/市電可切換供電電路（14）的一個輸出接口b6連接到FPGA控制電路（1）的一個輸入接口e1，其另一個輸出接口連接到網絡處理器核心電路NP1（2）的一個輸入接口e2，其還一個輸出接口連接到網絡處理器核心電路NP1（7）的一個輸入接口e3；

網絡處理器核心電路NP1（2）的一個輸入/輸出接口f2連接到以太網接口電路1（15）的輸入/輸出接口；網絡處理器核心電路NP2（7）的一個輸入/輸出接口f3連接到以太網接口電路2（15）的輸入/輸出接口；FPGA控制電路（1）的一個輸入/輸出接口f1連接到串行接口（17）的輸入/輸出端。

2.根據權利要求1所述的一種適合深度并行數據處理的無線Mesh網路由節點裝置，其特征在于：所述的網絡處理器核心電路NP1、網絡處理器核心電路NP2中所采用的核心處理器為單核心網絡處理器，核心電路根據需要擴展為由更多網絡處理器核心電路NPn，n≥2所組成的并行度更高的對稱處理結構；對稱的多網絡處理器結構及以FPGA為核心的控制電路，以及運行于FPGA之上的并行調度算法，適合無線Mesh網路中節點裝置的深度并行數據處理，網絡處理器核心電路NP1與網絡處理器核心電路NP2通過FPGA控制的SRAM實現數據交換。

3.根據權利要求1所述的一種適合深度并行數據處理的無線Mesh網路由節點裝置，其特征在于：所述的網絡處理器核心電路NPn，n=1，2的輸入/輸出接口a2和a5通過mini?PCI-E標準總線分別連接到無線網卡模塊n，n=1，2的輸入/輸出接口b3和b4，該結構可級聯擴展到無線網卡模塊數n>2的情況，且各無線網卡分別獨立工作于不同的網絡頻段—2.4G和5G和標準—IEEE?802.11?a/g/n下。

4.根據權利要求1所述的一種適合深度并行數據處理的無線Mesh網路由節點裝置，其特征在于：所述的太陽能/市電切換供電電路（14）根據供電情況自動調整節能工作狀態。