[發明專利]利用半導體器件的犧牲性阻擋層的選擇性沉積

有效

• 申請號: 201480083547.0
• 申請日: 2014-12-19
• 公開（公告）號: CN107004707B
• 公開（公告）日: 2021-02-09
• 發明（設計）人: G·克洛斯特;S·B·克倫德寧;R·胡拉尼;S·S·廖;P·E·羅梅羅;F·格瑟特萊恩
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳松濤;王英

公開了在半導體結構上選擇性地沉積高K柵極電介質的方法。該方法包括提供設置在半導體襯底上方的半導體結構。該半導體結構設置在隔離側壁旁邊。犧牲性阻擋層然后選擇性地沉積在隔離側壁上，并且不沉積在半導體結構上。此后，高K柵極電介質沉積在半導體結構上，但不沉積在犧牲性阻擋層上。犧牲性阻擋層的性質防止氧化物材料沉積在其表面上。然后執行熱處理以去除犧牲性阻擋層，從而僅在半導體結構上形成高K柵極電介質。

技術領域

實施例總體上涉及半導體工藝，并且更具體地涉及通過利用半導體器件的犧牲性阻擋層來選擇性沉積氧化物膜。

背景技術

對較小的、較高性能的電子設備的不斷增大的需求一直是半導體工業背后的驅動力，以制造具有提高的性能的較小半導體器件。半導體器件的性能高度取決于在半導體芯片上制造的晶體管器件的數量。例如，中央處理單元的性能隨其邏輯器件的數量增加而增加。然而，隨著晶體管器件的數量增加，由晶體管器件占用的基板面(real estate)的量也增加。增加所占用的基板面的量增大了芯片的總體尺寸。因此，為了使芯片的尺寸最小化并使芯片上形成的晶體管器件的數量最大化，業界領導者已經開發出縮小每個晶體管器件的尺寸的方式?？s小晶體管器件尺寸允許增加將在單個半導體芯片上形成的晶體管器件的數量，而不會顯著影響可用基板面。

發明內容

根據本發明的一個方面，提供了一種半導體器件，包括：半導體結構，其設置在半導體襯底上方；隔離側壁，其設置在所述半導體結構旁邊以及所述半導體襯底上方；高K電介質層，其直接設置在所述半導體結構的不止一側上，并且不設置在所述隔離側壁上，其中，所述高K電介質層包括鄰近所述隔離側壁設置的錐形或圓形端部，所述高K電介質層不接觸所述隔離側壁。

根據本發明的另一方面，提供了一種形成半導體器件的方法，包括：提供設置在半導體襯底上方的半導體結構，所述半導體結構設置在隔離側壁旁邊；至少在所述隔離側壁上沉積犧牲性阻擋層，暴露所述半導體結構；在所述半導體結構上沉積高K電介質層，其中，所述高K電介質層包括鄰近所述隔離側壁設置的錐形或圓形端部，所述高K電介質層不接觸所述隔離側壁；以及去除所述犧牲性阻擋層。

根據本發明的另一方面，提供了一種計算設備，包括：母板；安裝在所述母板上的處理器；以及制造在與所述處理器相同的芯片上或安裝在所述母板上的通信芯片；其中，所述處理器包括：半導體結構，其設置在半導體襯底上方；淺溝槽隔離(STI)，其直接設置在所述半導體襯底的頂部上；隔離側壁，其設置在所述半導體結構旁邊以及所述淺溝槽隔離上；高K電介質層，其直接設置在所述半導體結構的不止一側上并且不設置在所述隔離側壁上，其中，所述高K電介質層包括鄰近所述隔離側壁設置的錐形或圓形端部，所述高K電介質層不接觸所述隔離側壁。

附圖說明

圖1示出了通過常規技術形成的高K柵極電介質的截面視圖。

圖2示出了根據本發明的實施例的通過利用犧牲性阻擋層的方法形成的高K柵極電介質的截面視圖。

圖3A-3E示出了根據本發明的實施例的通過利用隔離層上的犧牲性阻擋層來形成高K柵極電介質的方法的截面視圖和自上而下的視圖。

圖4A-4C示出了根據本發明的實施例的通過利用STI的一部分和隔離層上的犧牲性阻擋層來形成高K柵極電介質的方法。

圖5A示出了根據本發明的實施例的示例性犧牲性阻擋層的完整分子的分子圖。

圖5B-5D示出了根據本發明的實施例的分解的犧牲性阻擋層的各種懸空分子的分子圖。

圖6示出了根據本發明的實施例形成的非平面finFET晶體管的截面視圖。

圖7示出了根據本發明的實施例形成的柵極全包圍納米線晶體管的截面視圖。

圖8示出了實施本發明的一個或多個實施例的內插件。