[發明專利]半導體裝置

有效

• 申請號: 201480081668.1
• 申請日: 2014-09-17
• 公開（公告）號: CN106605266B
• 公開（公告）日: 2019-10-18
• 發明（設計）人: 小內俊之;小柳勝
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C5/00
• 分類號: G11C5/00
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勛

1.一種半導體裝置，其特征在于具備：

使M為2以上的整數時的M個半導體芯片，依序積層；及

控制器芯片，控制所述半導體芯片；且

使N為2以上的整數時，于所述半導體芯片，埋入著N個貫通電極，所述N個貫通電極將所述半導體芯片在積層方向上電連接于其他半導體芯片，

所述貫通電極的連接目標在所述半導體芯片的1個或多個上下層間更替，

所述控制器芯片包含：通道控制部，將通過所述N個貫通電極實現的通道數控制為1以上N以下的數，

所述M個半導體芯片包括第一半導體芯片以及第二半導體芯片，

在所述第一半導體芯片設置著：

第一貫通電極，

第二貫通電極，

第三貫通電極，以及

第四貫通電極；

在所述第二半導體芯片設置著：

電連接于所述第四貫通電極的第五貫通電極，

電連接于所述第一貫通電極的第六貫通電極，

電連接于所述第二貫通電極的第七貫通電極，以及

電連接于所述第三貫通電極的第八貫通電極；

在所述通道控制部設置著：

第一MOS電晶體，源極電連接于第一輸入節點，漏極電連接于所述第一貫通電極，

第二MOS電晶體，源極電連接于第二輸入節點，漏極電連接于所述第二貫通電極，

第三MOS電晶體，源極電連接于第三輸入節點，漏極電連接于所述第三貫通電極，

第四MOS電晶體，源極電連接于第四輸入節點，漏極電連接于所述第四貫通電極，

第五MOS電晶體，源極電連接于所述第四輸入節點，漏極電連接于所述第一貫通電極，

第六MOS電晶體，源極電連接于所述第二輸入節點，漏極電連接于所述第四貫通電極，

第七MOS電晶體，源極電連接于所述第二輸入節點，漏極電連接于所述第一貫通電極，以及

第八MOS電晶體，源極電連接于所述第二輸入節點，漏極電連接于所述第三貫通電極。

2.根據權利要求1所述的半導體裝置，其特征在于：所述控制器芯片在使所述第一半導體芯片以及所述第二半導體芯片進行4通道動作的情況下，將所述第四MOS電晶體、所述第三MOS電晶體、所述第二MOS電晶體以及所述第一MOS電晶體的各個的柵極設定為高電平，將所述第六MOS電晶體、所述第八MOS電晶體、所述第五MOS電晶體以及所述第七MOS電晶體的各個的柵極設定為低電平。

3.根據權利要求1所述的半導體裝置，其特征在于：所述控制器芯片在使所述第一半導體芯片以及所述第二半導體芯片進行3通道動作的情況下，將所述第四MOS電晶體、所述第三MOS電晶體、所述第二MOS電晶體以及所述第七MOS電晶體的各個的柵極設定為高電平，將所述第六MOS電晶體、所述第八MOS電晶體、所述第一MOS電晶體以及所述第五MOS電晶體的各個的柵極設定為低電平。

4.根據權利要求1所述的半導體裝置，其特征在于：所述控制器芯片在使所述第一半導體芯片以及所述第二半導體芯片進行2通道動作的情況下，將所述第四MOS電晶體、所述第八MOS電晶體、所述第二MOS電晶體以及所述第五MOS電晶體的各個的柵極設定為高電平，將所述第六MOS電晶體、所述第三MOS電晶體、所述第一MOS電晶體以及所述第七MOS電晶體的各個的柵極設定為低電平。

5.根據權利要求1所述的半導體裝置，其特征在于：所述控制器芯片在使所述第一半導體芯片以及所述第二半導體芯片進行1通道動作的情況下，將所述第六MOS電晶體、所述第八MOS電晶體、所述第二MOS電晶體以及所述第七MOS電晶體的各個的柵極設定為高電平，將所述第四MOS電晶體、所述第三MOS電晶體、所述第一MOS電晶體以及所述第五MOS電晶體的各個的柵極設定為低電平。

6.根據權利要求1所述的半導體裝置，其特征在于：使K為M以下的正整數時，所述通道控制部在使所述第一半導體芯片以及所述第二半導體芯片進行K通道動作的情況下，將所述第一貫通電極、所述第二貫通電極、所述第三貫通電極、所述第四貫通電極、所述第五貫通電極、所述第六貫通電極、所述第七貫通電極、所述第八貫通電極分成K個組，對同一組輸入同一信號，且對不同組輸入不同的信號。