[發明專利]半導體裝置

有效

• 申請號: 201480081668.1
• 申請日: 2014-09-17
• 公開（公告）號: CN106605266B
• 公開（公告）日: 2019-10-18
• 發明（設計）人: 小內俊之;小柳勝
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C5/00
• 分類號: G11C5/00
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勛

根據本發明的一實施方式，設置有M(M為2以上的整數)個半導體芯片、與N(N為2以上的整數)通道量的貫通電極。將M個半導體芯片依序積層，貫通電極被埋入于所述半導體芯片而將所述半導體芯片在積層方向上電連接，所述貫通電極的連接目標在所述半導體芯片的1個或多個上下層間更替。

技術領域

本實施方式是關于一種半導體裝置。

背景技術

為謀求半導體裝置的省空間化、高性能化及大容量化，存在將半導體芯片積層的情況。為取得所積層的半導體芯片的電連接，而有時使用被稱為TSV(Through SiliconVia，硅穿孔)的貫通電極。

在使用此種TSV的半導體裝置中，為實現多通道化而有時將進行通道切換的邏輯電路設置在各半導體芯片。

先前技術文獻

專利文獻1：日本專利特開2014-53055號公報

發明內容

[發明所要解決的問題]

一實施方式的目的在于提供一種可謀求省空間化，并且可實現多通道化的半導體裝置。

[解決問題的技術手段]

根據一實施方式，設置有M(M為2以上的整數)個半導體芯片、及N(N為2以上的整數)通道量的貫通電極。將M個半導體芯片依序積層。貫通電極被埋入于所述半導體芯片而將所述半導體芯片在積層方向上電連接。所述貫通電極的連接目標在所述半導體芯片的1個或多個上下層間更替。

附圖說明

圖1是表示第一實施方式的半導體裝置的概略構成的方塊圖。

圖2是表示圖1的控制器及NAND存儲器的構成例的截面圖。

圖3是表示圖2的半導體芯片的功能構成的方塊圖。

圖4(a)是表示圖2的半導體芯片的2通道量的貫通電極的連接方法的一例的方塊圖，圖4(b)是表示圖2的半導體芯片的2通道量的貫通電極的連接方法的另一例的方塊圖。

圖5是表示圖4的2通道量的貫通電極的連接配線例的截面圖。

圖6是表示圖5的2通道量的貫通電極的連接配線例的立體圖。

圖7是表示應用在第二實施方式的半導體裝置的4通道量的貫通電極的連接方法的方塊圖。

圖8是表示圖7的4通道量的貫通電極的連接配線例的截面圖。

圖9是表示芯片啟動信號相對于圖8的4通道量的信號的分配例的圖。

圖10(a)是表示圖8的4通道量的貫通電極的連接配線例的俯視圖，圖10(b)～圖10(e)是將圖10(a)的連接配線按每一配線層分解而表示的俯視圖。

具體實施方式

以下，參照隨附圖式對實施方式的半導體裝置詳細地進行說明。另外，并非通過這些實施方式而限定本發明。

(第一實施方式)

圖1是表示第一實施方式的半導體裝置的概略構成的方塊圖。另外，在以下的實施方式中，作為半導體裝置而行舉非易失性半導體裝置。作為非易失性半導體裝置而行舉NAND(與非)存儲器。