[發明專利]具有多個識別的相同模塊的集成電路

有效

• 申請號: 201480065540.6
• 申請日: 2014-10-30
• 公開（公告）號: CN105794199B
• 公開（公告）日: 2019-04-02
• 發明（設計）人: L·夏里爾
• 申請（專利權）人: 曲克賽爾股份有限公司
• 主分類號: H04N5/378
• 分類號: H04N5/378;H01L21/768
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

1.一種集成電路(10,80)，其包括多個以索引j為索引的N個相鄰的相同模塊，當前模塊(Bj)與前一模塊(Bj-1)和后一模塊(Bj+1)連接，每個模塊包括識別電路(Ij)，所述識別電路包括：

-N個有序的以i為索引的輸入(Ei(j))，這些輸入與相同索引的前一模塊(Bj-1)的N個輸出連接；以及

-N個有序的以i為索引的輸出(Si(j))，這些輸出與相同索引的后一模塊(Bj+1)的N個輸入連接；

-當前模塊(Bj)的每個輸入i(Ei(j))，i≠N，通過以i為索引的布線(Li)連接至當前模塊的輸出i+1(Si+1(j))；

-當前模塊(Bj)的最后一個輸入N(EN(j))不與所述當前模塊的任意輸出連接；以及

-當前模塊(Bj)的第一個輸出1(S1(j))不與所述當前模塊的任意輸入連接；

每個模塊(B)還包括：

-至少一個連接墊(Pad0)；以及

-以i為索引的N個邏輯門(Pi)，每個邏輯門(Pi)包括第一輸入(Pin1(i))、第二輸入(Pin2(i))和輸出(Pout(i))，

-以i為索引的N個總線，每個總線包括穿過全部的N個模塊的線，每個總線與單個邏輯門(Pi)的輸出(Pout(i))連接，

連接墊通過識別電路和邏輯門與總線連接，使得：

-邏輯門(Pi)的全部第一輸入(Pin1(i))與連接墊連接，

-邏輯門(Pi)的每個第二輸入(Pin2(i))與識別電路(I)的單個布線(Li)連接。

2.根據權利要求1所述的集成電路，其中：

-位于多個相鄰模塊的一個端部處的第一模塊(B1)的識別電路(I1)使得：

-第一輸入1(E1(1))接收邏輯電平“1”；以及

-輸入i(Ei(1))，i＝2至N，接收邏輯電平“0”；

-每個模塊的識別電路中不與模塊的任意輸入連接的第一輸出1 (S1)接收邏輯電平“0”，

使得模塊(Bj)的每個識別電路(Ij)的輸入的邏輯電平的有序序列(Aj)組成模塊的唯一標識符。

3.根據權利要求2所述的集成電路，其中，模塊(Bj)的識別電路(Ij)的輸入的邏輯電平的有序序列(Aj)組成模塊(Bj)的地址。

4.根據權利要求2和3中的任意一項所述的集成電路，還包括與每個識別電路(Ij)相關聯的讀取電路(Rj)，所述讀取電路(Rj)被配置成對識別電路(Ij)的每個輸入(Ei(j))的邏輯電平進行采樣。

5.根據前述權利要求中的一項所述的集成電路，其中：

-位于多個相鄰模塊的一個端部處并且具有不與前一模塊連接的第一輸入(E1(1))的第一模塊(B1)的識別電路(I1)使得：

-輸入i(Ei(1))，i＝2至N，接收邏輯電平“0”；以及

-第一輸入1(E1(j))接收邏輯電平“1”；

-每個模塊(B)的識別電路(I)中不與模塊的任意輸入連接的第一輸出1(S1)接收邏輯電平“0”；以及

-N個邏輯門為“或”門，使得以j為索引的模塊(Bj)的識別電路(Ij)執行將連接墊(pad0)與以j為索引的單個總線(Busj)連接的布線功能。

6.根據權利要求5所述的集成電路，其中，被稱作為行模塊的N個相同模塊中的每個模塊還包括至少一個行驅動器(DL)，其旨在與包括行(102)和列(103)的矩陣陣列電路(110)相關聯，行驅動器(DL)被配置成處理注入至多個行中的多個信號或者源自多個行的多個信號。

7.根據權利要求5所述的集成電路，其中，被稱作為列模塊的N個相同模塊中的每個模塊還包括至少一個列驅動器(DC)，其旨在與包括行(102)和列(103)的矩陣陣列電路(110)相關聯，列驅動器(DC)被配置成處理注入至多個列中的多個信號或者源自多個列的多個信號。