[發明專利]通過DC偏壓調制的顆粒產生抑制器

有效

• 申請號: 201480065285.5
• 申請日: 2014-10-15
• 公開（公告）號: CN105793955B
• 公開（公告）日: 2019-09-13
• 發明（設計）人: 白宗薰;S·樸;陳興隆;D·盧博米爾斯基
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L21/02
• 分類號: H01L21/02
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 侯穎媖

本公開的實施例總體上涉及用于減少處理腔室中的顆粒產生的設備與方法。在一個實施例中，該方法總體上包括：在通電的頂部電極與接地的底部電極之間產生等離子體，其中該頂部電極平行于該底部電極；以及在膜沉積工藝期間對通電的頂部電極施加恒定為零的DC偏壓電壓，以最小化該通電的頂部電極與等離子體之間的電位差和/或該接地的底部電極與等離子體之間的電位差。最小化等離子體與電極之間的電位差減少顆粒產生，因為減小了這些電極的鞘區域中的離子的加速，且最小化離子與這些電極上的保護性涂覆層的碰撞力。因此，減少了基板表面上的顆粒產生。

背景

技術領域

本公開的實施例總體上涉及用于減少處理腔室中的顆粒產生的設備與方法。

背景技術

在半導體器件的制造中，等離子體腔室通常用于執行各種制造工藝，諸如蝕刻、化學氣相沉積(CVD)與濺射。通常，當處理氣體的混合物持續流入腔室中且電源將氣體激發到等離子體狀態時，真空泵維持腔室內的非常低的壓強。工藝氣體混合物的組成被選擇成實行期望的制造工藝。

已經觀察到，傳統的等離子體處理腔室設計之一(其中在位于氣體分配板的上的兩個平行電極之間產生等離子體)會由于對電極的離子轟擊而導致基板表面上的不想要的顆粒污染。在需要較高的RF輸入功率(例如，超過550W)的沉積工藝中，一旦已創建等離子體，高的自感應的負DC偏壓就自然地建立在通電的電極處。等離子體與自感應的負DC偏壓之間的電位差在通電的電極處或附近形成鞘(sheath)電壓。此鞘電壓導致等離子體內的正離子朝向通電的電極加速，導致對通電的電極的離子轟擊。在通電的電極包括保護性涂覆層的情況中，保護性涂覆層的一部分會由于離子轟擊而剝落并且污染基板表面。雖然可使用較低的輸入功率來產生等離子體(并且因此減少顆粒污染)，但是將降低膜沉積速率，這進而會降低工藝生產率。

因此，本領域中需要一種設備與工藝，可以有效地減少基板表面上的污染顆粒的產生并且維持高工藝生產率(即使是利用高等離子體功率)，而不會顯著增加處理或硬件成本。

發明內容

本公開的實施例總體上涉及用于減少處理腔室中的顆粒產生的設備與方法。在一個實施例中，提供了用于減少處理腔室中的顆粒產生的方法。該方法包括：在頂部電極與底部電極之間產生等離子體，其中該頂部電極基本上平行于該底部電極；以及在膜沉積工藝期間對該頂部電極施加恒定為零的DC偏壓電壓。

在另一實施例中，提供了用于減少處理腔室中的顆粒產生的方法。該方法包括：在頂部電極與底部電極之間產生等離子體，其中該頂部電極基本上平行于該底部電極；監測在該頂部電極處產生的DC偏壓電壓以獲得DC偏壓反饋信號；基于該DC偏壓反饋信號來控制在該頂部電極處的DC偏壓電壓極性，以在膜沉積工藝期間調整該頂部電極與該等離子體之間的電位差和/或該底部電極與該等離子體之間的電位差。

在又另一實施例中，提供了一種用于處理基板的設備。該設備包括：腔室主體；蓋組件，該蓋組件設置在該腔室主體上方，該蓋組件包括頂部電極與底部電極，該底部電極定位成基本上平行于該頂部電極；氣體分配板，該氣體分配板設置在基板處理區域與該蓋組件之間；以及基板支撐件，該基板支撐件設置在該腔室主體內，該基板支撐件支撐該基板處理區域中的基板，其中該頂部電極電連接至射頻(RF)電源與DC偏壓調制配置，且該DC偏壓調制配置配置成在膜沉積工藝期間以恒定為零的DC偏壓電壓來操作該頂部電極。

附圖說明

因此，為了可詳細地理解本發明的上述特征的方式，可通過參照實施例對上文中簡要概述的本公開進行更特定的描述這些實施例中的一些在附圖中示出。然而，注意到，附圖僅示出本公開的典型實施例，因此此附圖不被視為限制本公開的范圍，因為本公開可承認其他等效的實施例。

圖1是根據本公開的實施例的可用于處理半導體基板的處理腔室的示意性橫剖面視圖。

圖2示出根據本公開案的實施例的DC偏壓方案(1)-(5)的顆粒測量。