[發明專利]具有本地分別同步的內存模塊

有效

• 申請號: 201480053599.3
• 申請日: 2014-07-28
• 公開（公告）號: CN105706064B
• 公開（公告）日: 2019-08-27
• 發明（設計）人: 李鉉;雅耶斯·R·巴克塔
• 申請（專利權）人: 奈特力斯股份有限公司
• 主分類號: G06F12/02
• 分類號: G06F12/02;G06F13/38;G06F13/42
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

一種在具有內存控制器的內存系統中運行的內存模塊。該內存模塊包括用于接收從內存控制器來的命令信號和輸出模塊C/A信號和數據緩存控制信號。向組織成組的內存設備提供模塊C/A信號，每組包括至少一個內存設備，然而向多個緩存電路提供數據緩存控制信號以控制緩存電路中的數據，每個緩存電路對應一個相應組的內存設備。多個緩存電路分布于該內存模塊的一個表面，從而每個數據緩存控制信號在不同時間點達到多個緩存電路。該多個緩存電路包括時鐘重新生成電路來重新生成模塊控制設備收到的時鐘信號和提供重新生成的時鐘信號給相應組的內存設備。

相關申請的引用關系

本申請要求于2013年7月27日遞交的美國臨時專利申請號為61/859,215的優先權。本申請通過引用關系包含了該美國臨時專利申請的全部內容。

技術領域

本發明涉及內存模塊技術領域，特別涉及具有分布式數據緩存的內存模塊。

背景技術

隨著近來信息技術的發展和廣泛使用網絡來存儲和處理信息，在通過基于微電子的計算和通信方式的合并來對語音、圖像、文字和數值方面的合并、處理、存儲和分發上存在日益增多的需求。在典型的計算機或服務器系統中，內存模塊用于存儲數據或信息。內存模塊通常包括了多個內存設備，例如動態隨機存取存儲器(dynamic random accessmemory devices，DRAM)或同步動態隨機存儲器(synchronous dynamic random accessmemory devices，SDRAM)，這些內存設備為單個或成組封裝，和/或設置于印刷電路板(printed circuit board，PRB)上。處理器或內存控制器可通過內存總線訪問內存模塊。對于單內置內存模塊(single-in-line memory module，SIMM)，該內存總線可以為32位寬的數據路徑，對于雙內置內存模塊(dual-in-line memory module，DIMM)，該內存總線可以為64位寬的數據路徑。

內存模塊的內存設備通常按照排來放置，每一排通常是一個比特位寬。例如，一個64位寬的內存模塊描述為具備一個“x64”或“具有64”的組織。類似的，具有72比特位寬排的內存模塊可描述為具有“x72”或“具有72”的組織。

內存模塊的內存容量或內存密度隨著內存模塊的內存設備數量的增加而增加。內存模塊中內存設備的數量增加可通過增加每排內存設備的數量或通過增加排的數量。

在一些傳統內存模塊中，在使用中排可通過從處理器或內存控制器來的控制信號進行選擇或激活。這種控制信號的例子包括但不限于排選擇信號，也叫做芯片選擇信號。大部分計算機和服務器系統支持單個內存模塊上有限數量的排，這種方式會限制可在計算機和服務器系統上使用的內存模塊的內存密度。

為了使得內存模塊中的內存設備能被正確使用，對內存模塊中的控制信號分派和控制時鐘信號存在嚴格的約束。在一些傳統內存模塊中，控制線按照到每個內存組件相同信號長度的方式來設置，從而來消除在內存模塊中的不同內存設備上控制信號和控制時鐘信號的時間偏差。到每個內存設備的控制線長度平衡會降低系統性能，限制內存設備的數量和將內存設備的連接復雜化。

在一些傳統內存系統中，內存控制器包括用于寫和/或讀的平衡裝置(levelingmechanisms)，以抵消不平衡的控制線長度和內存模塊上的內存設備的載荷。但是，隨著內存運算速度和內存密度的持續提高，這種平衡裝置在確保內存模塊接收和/或發送的控制和/或數據信號的時間正確性方面也是不足夠的。

附圖簡要說明

圖1是本發明一個實施例中的包括至少一個內存模塊的內存系統示意圖。

圖2A-2D是本發明實施例中內存模塊組件交互關系的示意圖。

圖3是本發明一個實施例的內存模塊中多個數據緩存中的一個的示意圖。