[發明專利]具有本地分別同步的內存模塊

有效

• 申請號: 201480053599.3
• 申請日: 2014-07-28
• 公開（公告）號: CN105706064B
• 公開（公告）日: 2019-08-27
• 發明（設計）人: 李鉉;雅耶斯·R·巴克塔
• 申請（專利權）人: 奈特力斯股份有限公司
• 主分類號: G06F12/02
• 分類號: G06F12/02;G06F13/38;G06F13/42
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

1.具有N xn比特寬度的內存模塊，所述內存模塊被配置為通過一個或多個時鐘信號線，一組控制信號線和N組數據線來與內存控制器通信，其中，N和n為大于1的整數，包括：

控制電路，用于通過一個或多個時鐘信號線來接收從內存控制器來的系統時鐘，并且用于通過控制信號線輸入從內存控制器來的地址和控制(C/A)信號，所述控制電路響應所述系統時鐘和輸入C/A信號產生模塊時鐘信號，模塊C/A信號和數據緩存控制信號；

N個數據緩存，每個數據緩存具有n個比特位寬度和用于接收模塊時鐘信號和從模塊控制電路來的數據緩存控制信號，所述N個數據緩存的相應數據緩存用于與N組數據線的相應組進行操作性耦合，所述相應數據緩存響應模塊時鐘信號來產生相應本地時鐘信號，所述相應數據緩存包括響應所述數據緩存控制信號的數據路徑和控制數據路徑邏輯；并且，內存設備包括對應相應N個數據緩存的N組內存設備，所述N組內存設備的一個相應組可接收從控制電路來的模塊C/A信號和從所述N個數據緩存中的一個來的相應本地時鐘信號，所述N個內存設備中的一個相應組可通過所述N個數據緩存中的相應的一個并且響應所述模塊C/A信號和所述相應本地時鐘信號來與所述內存控制器進行數據通信。

2.根據權利要求1所述的內存模塊，其中所述控制電路，所述N個數據緩存和所述內存設備與同一塊印刷電路板連接，所述印刷電路板包括沿著一邊布置的用于連接所述一個或多個時鐘信號線的相應時鐘信號線，所述一組控制信號線和所述N組數據線的連接器，并且其中所述N個數據緩存沿著所述印刷電路板的一邊分布。

3.根據權利要求1所述的內存模塊，其中所述相應數據緩存包括：用于接收從所述控制電路來的所述模塊時鐘信號的時鐘緩存，用于在所述模塊時鐘信號和所述相應本地時鐘信號之間提供相位鎖定的鎖相環電路(phase-locked loop circuit,PLL)，和用于驅動本地時鐘信號給相應組的內存設備的時鐘驅動。

4.根據權利要求1所述的內存模塊，其中，所述控制電路不發送任何時鐘信號給內存設備。

5.根據權利要求1所述的內存模塊，其中，所述N個數據緩存的相應數據緩存包括用于在內存控制器和內存設備的相應組之間進行數據通信的路徑，所述數據通信路徑由所述數據控制信號中的至少一個控制，所述數據通信路徑中的至少一個包括可調整延遲數量的延遲電路。

6.根據權利要求1所述的內存模塊，其中，所述N個數據緩存沿著所述內存模塊的一個表面分布，從而每個數據緩存控制信號在不同的時間點到達所述N個數據緩存。

7.根據權利要求1所述的內存模塊，其中，所述相應本地時鐘信號具有從所述模塊時鐘信號來的一個可編程延遲，并且所述N個數據緩存中相應的一個數據緩存包括可控制所述可編程延遲的一個或多個可編程寄存器。

8.根據權利要求7所述的內存模塊，其中，所述的內存模塊在配置模式下所述N個數據緩存中相應的一個數據緩存經配置根據來自所述控制電路的信號對所述一個或多個寄存器進行編程。

9.根據權利要求1所述的內存模塊，其中，所述N個數據緩存中相應的一個數據緩存用于對相應的本地時鐘信號與模塊時鐘信號進行相位鎖定。

10.根據權利要求1所述的內存模塊，其中，內存設備組織成一個或多個隊列，并且其中每組內存設備包括所述一個或多個隊列中每個隊列的至少一個內存設備。