[發明專利]半導體集成電路及邏輯電路

有效

• 申請號: 201480049232.4
• 申請日: 2014-09-03
• 公開（公告）號: CN105518846B
• 公開（公告）日: 2018-12-28
• 發明（設計）人: 新保宏幸
• 申請（專利權）人: 株式會社索思未來
• 主分類號: H01L21/82
• 分類號: H01L21/82;H01L21/822;H01L21/8234;H01L27/04;H01L27/088
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 韓丁

驅動電路(10)在節點(n11)和節點(n12)之間具備串聯起來的N型晶體管(Tn11、Tn12)。N型晶體管(Tn11)由具有相等的柵極長度以及相等的柵極寬度的一個鰭式晶體管構成，并且N型晶體管(Tn11)的柵極連接到輸入節點(nin1)上。N型晶體管(Tn12)由具有相等的柵極長度以及相等的柵極寬度的兩個鰭式晶體管構成，并且N型晶體管(Tn12)的柵極連接到輸入節點(nin2)上。

技術領域

本發明涉及一種半導體集成電路及邏輯電路，該半導體集成電路及邏輯電路使用了具有鰭片(fin)結構的鰭式晶體管。

背景技術

眾所周知，現有的半導體集成電路的設計中，能夠通過調節晶體管的柵極寬度、柵極長度，或改變并聯起來的晶體管的數量，來調節該晶體管的驅動能力。

在專利文獻1中公開了一種半導體電子線路，在該半導體電子線路中布置有柵極長度或柵極寬度不相同的多個晶體管，并從這些晶體管中選擇所需的晶體管后連接起來，從而能夠對驅動能力進行調節。

近年來，在半導體器件領域，提出了利用鰭片結構的晶體管(以下稱作“鰭式晶體管”)的方案。圖6是示出鰭式晶體管的簡要結構的示意圖。不同于二維結構的MOS(Metal-Oxide Semiconductor，金屬氧化物半導體)晶體管，鰭式晶體管的源極和漏極具有被稱為鰭片的隆起的立體結構。并且鰭式晶體管的柵極以圍住該鰭片的方式布置。借助這樣的鰭片結構，溝道區域就會由鰭片的三個面形成，因此，與現有結構相比，對溝道的控制性得到了大幅改善。由此，能夠實現減少漏功率、提高通態電流、以及降低工作電壓等效果，從而能夠提高半導體集成電路的性能。

專利文獻1：日本公開專利公報特開平9-27554號公報

發明內容

-發明所要解決的技術問題-

在半導體微細化的過程中，晶體管的柵極以及/或者擴散層的形狀、布線圖案的形狀會對器件特性的均勻化、成品率帶來很大影響。特別是，就鰭式晶體管而言，由于鰭片的寬度對晶體管特性的影響很大，因此，當進行設計時，優選使用由柵極寬度及柵極長度均一的鰭式晶體管構成的晶體管。

另一方面，在半導體集成電路的設計中，在使晶體管的柵極寬度和柵極長度保持一定不變的情況下，例如當要提高或降低晶體管的驅動能力時，可以想到增加或減少串聯、并聯起來的晶體管的數量的方法。然而，此時可獲得的晶體管的驅動能力值會被限制成能力最小的晶體管的整數倍等非連續值。其結果是，存在會導致設計自由度下降的問題，甚至有時會成為電路性能降低的原因。

本發明的目的在于：在使用鰭式晶體管的半導體集成電路中，能夠將該半導體集成電路的驅動能力簡單地調節為所期望的驅動能力。

-用以解決技術問題的技術方案-

在本發明的第一方面中，公開了一種半導體集成電路，其與第一輸入節點和第二輸入節點、以及第一節點和第二節點連接，該半導體集成電路的特征在于：所述半導體集成電路在所述第一節點和所述第二節點之間具備串聯起來的第一晶體管和第二晶體管，該第一晶體管和第二晶體管為第一導電型晶體管，所述第一晶體管由柵極長度相等且柵極寬度相等的n個鰭式晶體管構成，并且所述第一晶體管的柵極連接到所述第一輸入節點上，其中，n為整數，且n≥1；所述第二晶體管由m個鰭式晶體管構成，所述m個鰭式晶體管的柵極長度和柵極寬度分別與所述n個鰭式晶體管的柵極長度和柵極寬度相等，并且所述第二晶體管的柵極連接到所述第二輸入節點上，其中，m為整數，且m＞n。

在本發明的第二方面中，公開了一種邏輯電路，其特征在于：所述邏輯電路具備多個半導體集成電路，所述多個半導體集成電路包括本發明的第一方面中所記載的半導體集成電路即第一半導體集成電路。