[發(fā)明專利]可重構邏輯器件

有效

• 申請?zhí)枺?/td>: 201480044015.6
• 申請日: 2014-08-22
• 公開（公告）號: CN105453436B
• 公開（公告）日: 2019-01-01
• 發(fā)明（設計）人: 佐藤正幸;志水勛
• 申請（專利權）人: 太陽誘電株式會社
• 主分類號: H03K19/177
• 分類號: H03K19/177
• 代理公司: 北京律盟知識產(chǎn)權代理有限責任公司 11287
• 代理人: 路勇

本發(fā)明能夠提供一種面積小的可重構邏輯器件。本發(fā)明所提供的邏輯器件具備多個存儲元單元，所述多個存儲元單元各自存儲構成信息而構成為邏輯要素及/或連接要素；且多個存儲元單元分別具有：一對邏輯用位線，對應于存儲元列而配置；邏輯用字線；以及反相器部，與一對邏輯用位線連接；反相器部具有：第1CMOS，從一對邏輯用位線中的一個接收輸入信號，并且具有第1MOS與第2MOS；以及第2CMOS，從一對邏輯用位線中的另一個接收輸入信號，并且具有第3MOS及第4MOS；并且，反相器部將第1MOS與第3MOS的輸出信號組即第1差動信號及第2MOS與第4MOS的輸出信號組即第2差動信號作為邏輯用數(shù)據(jù)信號輸出。

技術領域

本發(fā)明涉及一種可重構邏輯器件。

背景技術

廣泛使用有FPGA(Field-Programmable Gate Array，現(xiàn)場可編程門陣列)等能夠切換電路構成的PLD(Programmable Logic Device，可編程邏輯器件)(例如專利文獻1)。申請人或發(fā)明者開發(fā)出利用存儲元單元實現(xiàn)電路構成的“MPLD(Memory-based ProgrammableLogic Device，基于存儲器的可編程邏輯器件)”(注冊商標)。MPLD例如示于下述專利文獻1。MPLD是將稱為MLUT(Multi Look-Up-Table，多查找表)的存儲元單元呈陣列狀地相互連接而成，且是邏輯電路與配線均能夠予以功能搭載的器件。

MPLD是將具有地址數(shù)據(jù)對的信號線的微小存儲器的六方向配置作為架構的重構器件，申請人與MPLD一起開發(fā)的“MRLD(Memory based Reconfigruable Logic Device，基于存儲器的可重構邏輯器件)”(注冊商標)是這樣一種重構器件：具有地址數(shù)據(jù)對的信號線，且將使用具有一邊的地址數(shù)據(jù)對的同步SRAM(Static Random Access Memory，靜態(tài)隨機存取存儲器)的微小存儲器的交替配置作為架構。

MLUT是以存儲真值數(shù)據(jù)并作為配線要素與邏輯要素動作的方式構成。另外，通過重寫該真值數(shù)據(jù)，而作為重構器件與FPGA同樣地動作。MPLD具有對MLUT整體寫入數(shù)據(jù)的譯碼器，并指定各MLUT的存儲元單元的地址而寫入數(shù)據(jù)。

例如，專利文獻1中，在存儲元單元，利用地址切換電路來選擇存儲器動作時的地址信號輸入與邏輯動作時的地址信號輸入，并利用針對每個存儲元單元所準備的地址譯碼器對所選擇的任一個地址信號進行譯碼，而使信號線(字線)啟動(專利文獻1、圖4、段落[0027])。

如此，以往的MLUT構成為，存儲元單元具備存儲器動作用、邏輯動作用所共通的地址譯碼器，并利用選擇電路來選擇動作。因此，各MLUT必須利用選擇地址譯碼器的信號的地址切換電路來選擇，并且由負邏輯構成的地址譯碼器存在以下問題：與存儲元單元的占有面積相比，需要較大的占有面積。

背景技術文獻

專利文獻

專利文獻1：日本專利特開2010-239325號公報

發(fā)明內(nèi)容

[發(fā)明要解決的問題]

稱為MLUT的微小存儲器被設計為普通存儲器，不僅具有存儲元陣列，還具有對地址進行譯碼的地址譯碼器與讀出放大器。如果存儲器微小化，那么該地址譯碼器或讀出放大器的邏輯電路面積比率變大，而使面積效率變差。

根據(jù)本發(fā)明的一實施方式，提供一種從MLUT主體去除存儲器動作用讀出放大器而面積小的可重構邏輯器件。

[解決問題的技術手段]

解決所述問題的方式由以下項目組表示。

1.一種可重構邏輯器件，構成為邏輯要素或連接要素；且

具備多個存儲元單元，所述多個存儲元單元各自存儲構成信息而構成為邏輯要素及/或連接要素；且