[發明專利]具有局部/全局位線架構以及用于在讀取時全局位線放電的另外的電容的存儲器

有效

• 申請號: 201480019277.7
• 申請日: 2014-04-01
• 公開（公告）號: CN105229744B
• 公開（公告）日: 2018-04-27
• 發明（設計）人: A·斯坦斯菲爾德
• 申請（專利權）人: 蘇爾格有限公司
• 主分類號: G11C11/419
• 分類號: G11C11/419;G11C7/12;G11C7/18
• 代理公司: 北京泛華偉業知識產權代理有限公司11280
• 代理人: 王勇,李科

技術領域

本發明涉及提供數字數據存儲的存儲器件。特別地，本發明提供降低具有分層位線布置的存儲器件的總體運行功率的設備和方法。

背景技術

數據存儲是幾乎所有現代數字電子系統的基本需求。靜態讀/寫存儲器(SRAM)包括該功能的主要部分，其相對來說易于與大量邏輯一起集成到半導體裝置中，從而提供快速訪問和低功率。隨著深亞微米(DSM)幾何硅處理的出現，實現可靠存儲而同時保持低功耗的任務越來越成難題，然而相反地，這種需求隨著需要越來越大的存儲器的電池供電的電子裝置的激增而增加。

一種常見的存儲器單元的設計是圖1所示的6晶體管電路，并且包括由兩個背對背式的逆變器21、22和各自的存取晶體管26、27組成的存儲元件，存取晶體管26、27通過字線控制25開啟以形成單元20的數據存儲節點23、24與外部位線(位和n位)之間的傳導路徑。寫入單元通過如下方式實現：將高電壓施加至位線中的一個(位或n位)而同時將低電壓施加至另一個，并且接著將字線25驅動至高電平以激活訪問路徑，該訪問路徑允許在位線(位和n位)上保持的電壓水平克服存儲元件的狀態。字線25接著被驅動至低電平以斷開存儲器單元20，存儲器單元20的數據存儲保持在其新狀態下。從單元讀取通過如下方式實現：首先將兩個位線都驅動至理論上高的電壓水平，然后將字線25驅動至高電平。接著，位或n位中的一個將被存儲單元的低電壓側通過存取裝置拉低。兩個位線之間的電壓水平的差異接著可被感測到并且被用于確定數據值。

由傳統的6晶體管存儲器單元構造的存儲器塊在圖2中示出。圖2所示的塊包含單元陣列，以及跨陣列的行連接的字線和沿著列延伸的位線。根據慣例，無論存儲器單元陣列的方向如何，字線總被認為是沿該陣列的行延伸而位線總被認為是沿該陣列的列延伸。通常，在陣列的底部會提供復用結構，以用于根據從用戶提供給存儲器的地址中獲得的一組列選擇信號來選擇將要訪問(讀或寫)的列。初始地，在每個存儲器訪問之前，所有列的位線被預先充電至高狀態(電路未示出)。

對于其中數據值被寫入存儲器單元的寫操作來說，針對該存儲器單元所處的列，位線(位和n位)中的一個或另一個上的電壓(根據需要輸入的數據值)被驅動至低，并且隨后控制存儲器單元所處的行的字線在足夠長的時間內通過脈沖驅動至高電平，以將數據寫入該單元。

對于其中讀取存儲器單元中存儲的數據值的讀操作來說，該存儲器單元所處的列的位線(位和n位)都被拉高，而字線保持低電平(這通常被稱為一個周期中的位線預先充電部分)。控制該單元所處的行的字線接著被拉高。這開啟該行存儲器單元中的存儲器單元存取晶體管，并且因此將該行中所有的存儲器單元連接至關聯的位線。該行中的每個存儲器單元因而開始將位線中的一個(根據其存儲的數據，位或n位)拉低。由于存取晶體管相對較小并且位線具有相對較高的電容，位線電壓緩慢下降。在隨后的某個時間，一旦在位和n位之間產生足夠的電壓差，該電壓差被測量到并被轉換成邏輯高或低，且字線被再次拉低。接著位線被再次拉高，為下一次訪問做好準備。

針對這種讀操作，對存儲器單元的訪問時間極大地取決于要在位線上產生足夠的電壓差所花費的時間。如果單元引起來自具有電容C的位線的電流I_read，則通過如下等式確定產生電壓差ΔV的時間t：

CΔV＝I_read t [等式1]

t＝CΔV/I_read[等式2]

因此，小的讀取電流、大的電容和/或大的電壓差導致慢的訪問時間。

可靠測量所需要的電壓差由用于測量它的感測放大器的屬性來確定，感測放大器本身是存儲器設計的關鍵部分。感測放大器通常由時鐘信號來控制，并且時間通過使用上述等式并假設C、ΔV和I_read在最壞情況下的值來設置：

t＝CΔV/I_{read_min}[等式3]

此外，由該讀操作耗散的能量包括在讀取后對位線再次充電(即，用于還原已由被訪問的單元移除的電荷)的貢獻。該電荷由下式給出：

Q＝I_read t [等式4]

其中，t由上述等式確定，使得：

Q＝I_read CΔV/I_{read_min}[等式5]

Q＝CΔV(I_read/I_{read_min})[等式6]

因此，在最壞情況下電荷為：