[發明專利]單元編程驗證

有效

• 申請號: 201480009019.0
• 申請日: 2014-02-24
• 公開（公告）號: CN104981876B
• 公開（公告）日: 2019-02-22
• 發明（設計）人: D.J.楚;R.W.曾;D.里弗斯
• 申請（專利權）人: 英特爾公司
• 主分類號: G11C13/02
• 分類號: G11C13/02;G11C16/34
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 陳振;付曼

本文公開了用于為相變存儲器陣列驗證單元編程的技術。在示例中，方法可包括將重置脈沖發送到相變存儲器單元。方法可還包括響應跨相變存儲器單元應用第一與第二驗證電壓，感應相變存儲器單元的閾值電壓，其中，第二驗證電壓低于第一驗證電壓。方法也可包括確定相變存儲器單元的閾值電壓是否低于第一或第二驗證電壓。

技術領域

本文中所述實施例一般涉及相變存儲器。

背景技術

相變存儲器使用相變材料實現電子數據存儲。相變材料一般能夠在通常非結晶與通常結晶狀態之間電交換。一些材料可電交換到落在受完全非結晶和完全結晶狀態約束的譜上的多個可檢測結晶度或結晶性的多個可檢測順序。適合用于此類應用的典型材料包括各種硫化合物元素。相變材料的一個有用屬性是它們是非易失性的。將存儲器設置在表示電阻值的結晶性的特定狀態時，在重新編程存儲器前，即使去除電源，仍保持該值。這是因為程序值能夠被指派到材料的每個相位或物理狀態（例如，結晶或非結晶或其中的某個程度）。

附圖說明

結合通過示例一起示出本公開內容的特征的附圖的以下詳細描述，將明白本公開內容的特征和優點；以及其中：

圖1示出根據示例的設置單元和重置單元閾值電壓分布和相對第一與第二驗證電壓的圖形或曲線圖；

圖2示出根據示例，用于驗證相變存儲器單元中干擾的重置和缺乏的雙驗證重置編程方法的判定圖；

圖3示出根據示例，用于相變存儲器的驗證單元編程的方法的流程圖；以及

圖4示出根據示例的存儲器系統圖。

現在將參照所示示范實施例，并且在本文中將使用特定語言描述示范實施例。然而，要理解的是，并不因此而要限制范圍或特定發明實施例。

具體實施方式

在公開和描述本發明實施例之前，要理解的是，無意限制本文中公開的特定結構、過程步驟或材料，并且包括如相關領域技術人員將認識到的其等效物和備選。也應理解的是，本文中采用的術語只用于描述特定示例的目的，并且無意于限制。不同圖形中的相同標號表示相同元素。流程圖和過程中提供的數字提供用于清晰說明步驟和操作，并且不一定指示特定順序或序列。

示例實施例

下面提供各種發明實施例的初始概述，并且隨后在后面進一步詳細描述特定實施例。雖然此初始摘要旨在幫助讀者更快地理解本發明的原理和實施例，但它無意于識別其關鍵特征或必要特征。它也無意于限制要求保護的主題的范圍。

在相變存儲器單元中已觀測到失敗模式，其中，通過使用接近單元的現有Vth（閾值電壓）的電壓執行驗證操作，單元可變得受干擾。在重置狀態中時，如果驗證操作的電壓稍微低于單元的Vth，則由于單元未驟回(snap back)，因此，單元將通過重置驗證。然而，驗證操作本身能夠促使單元Vth下降到設置狀態。經驗數據顯示，此“干擾”（即，下降到設置狀態或級別）以低概率隨機發生，但此類事件的概率隨在驗證操作中應用的電壓接近單元的現有Vth而呈指數性增大。由于單元通過驗證但使操作處于失敗狀態，因此，即使單一驗證操作可增大比特寫入錯誤。進行第二驗證操作可識別受第一驗證操作干擾的比特，但也能具有干擾單元的可能性。

所述技術的實施例可執行兩次驗證操作以改進數據可靠性，并且可通過第二驗證操作，避免干擾數據。寫入比特錯誤率的降低可直接獲得，而不是通過增大需要的比特數量以便改進ECC（糾錯碼）的準確度來獲得。與增大比特的總數以補償錯誤相比，執行第二驗證可在成本方面更具時間和能量效率。執行第二驗證操作要求的添加的電路可忽略不計。