[發明專利]雙端口靜態隨機存取存儲器(SRAM)

有效

• 申請號: 201480008974.2
• 申請日: 2014-02-27
• 公開（公告）號: CN104995686B
• 公開（公告）日: 2019-01-22
• 發明（設計）人: P·科拉爾;G·H·潘迪亞;U·巴塔查里亞;Z·郭
• 申請（專利權）人: 英特爾公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳松濤;王英

在一個實施例中，一種用于存儲數據的存儲器單元電路，包括一對交叉耦合的反相器，所述一對交叉耦合的反相器用于存儲所述存儲器單元電路的狀態。存取器件提供對所述一對交叉耦合的反相器的訪問。所述存儲器單元電路還包括一組電不活躍的p型金屬氧化物半導體(PMOS)器件，所述一組電不活躍的p型金屬氧化物半導體(PMOS)器件耦合到所述一對交叉耦合的反相器。所述一組電不活躍的PMOS器件與所述一對交叉耦合的反相器的一部分(例如，PMOS器件)組合實現用于所述存儲器單元電路的連續p型擴散層。

技術領域

本文中所述的實施例總體上涉及雙端口靜態隨機存取存儲器(SRAM)陣列。

背景技術

提高存儲器陣列(諸如靜態隨機存取存儲器(SRAM)陣列)的良品率和可靠性是具有大的片上高速緩存器的集成電路和微處理器的當前設計挑戰。嵌入式存儲器可包括：單端口SRAM，其具有一個用于讀取和寫入操作的訪問端口；或多端口SRAM，其可提供高速通信和圖像處理。該多端口SRAM適于并行操作并且提高芯片性能。高性能和低功率多核處理器在管芯內具有若干CPU，其導致存儲器存取的數目顯著增加。因此，存儲器存取速度變成限制因素。對多端口SRAM的需求已增加，因為可同時從多個端口訪問多端口SRAM。

一個現有技術方法是雙端口位單元實施方式，其包括具有嵌合擴散的2多跡線位單元(類似于6晶體管位單元)，以在字線(WL)A和B兩者都接通時針對單元穩定性獲得期望的比壓。這導致圖1的具有歪斜縱橫比4:1的寬位單元100。然而，歪斜單元是不期望的，因為局部互連電阻和總WL電阻電容(RC)時間常數受到消極影響。n型擴散層或p型擴散層的嵌合擴散(jogged diffusion)110、120、130和140是圖案化和可靠性顧慮。金屬3(M3)中的兩個WL必須插入2多跡線中。這導致窄的和電阻性的M3WL。為滿足性能要求，需要中繼器。中繼器添加額外面積開銷并且減少位密度。進一步地，該2個WL在M3中彼此相鄰，兩者中間無屏蔽。在兩個相鄰WL激發(fire)的情況下，在WL之間存在顯著交叉耦合。這會不利地影響讀取穩定性和/或對位單元進行寫入的能力。另外，由于低p型擴散層密度，可能需要周期性地添加額外填料單元。這還減少位密度。

附圖說明

結合圖式中的附圖，根據閱讀以下具體實施方式將更好地理解所公開的實施例，其中：

圖1示出根據現有技術方法的雙端口SRAM的寬位單元100；

圖2示出根據一個實施例的用于雙端口SRAM單元的存儲器單元電路(例如，位單元)200；

圖3示出根據一個實施例的用于雙端口SRAM單元的存儲器單元電路(例如，位單元)的擴散層和晶體管層的布局300；

圖4示出根據一個實施例的用于雙端口SRAM單元的存儲器單元電路(例如，位單元)的第一金屬層(金屬1)和第一過孔層的布局400；

圖5示出根據一個實施例的用于雙端口SRAM單元的存儲器單元電路(例如，位單元)的第一金屬層(金屬1)和第二金屬層(金屬2)的布局500；

圖6示出根據一個實施例的用于雙端口SRAM單元的存儲器單元電路(例如，位單元)的第三金屬層(金屬3)的布局600；以及

圖7示出根據一個實施例的計算裝置1200。

為示例的簡單和清楚起見，圖式示出了通用構造方式，并且可省略眾所周知的特征和技術的描述和細節，以避免不必要地使本發明的所述實施例的論述含糊不清。另外，圖式中的元件未必按比例繪制。例如，圖中的元件中的一些元件的維度可能相對于其它元件夸大，以幫助提高對本發明的實施例的理解。不同圖中的相同附圖標記表示相同元件，而類似的附圖標記可(但未必)表示類似元件。

具體實施方式