[實(shí)用新型]用于圖像傳感器的基于TDC的高速列級(jí)ADC

有效

• 申請?zhí)枺?/td>: 201420829207.5
• 申請日: 2014-12-23
• 公開（公告）號(hào): CN204272278U
• 公開（公告）日: 2015-04-15
• 發(fā)明（設(shè)計(jì)）人: 徐江濤;于婧;聶凱明;高靜;高志遠(yuǎn);史再峰;姚素英
• 申請（專利權(quán)）人: 天津大學(xué)
• 主分類號(hào): H04N5/3745
• 分類號(hào): H04N5/3745;H04N5/378;H04N1/031
• 代理公司: 天津市北洋有限責(zé)任專利代理事務(wù)所 12201
• 代理人: 劉國威

技術(shù)領(lǐng)域

本實(shí)用新型屬電學(xué)領(lǐng)域，涉及一種模數(shù)轉(zhuǎn)換，尤其涉及一種在圖像傳感器中應(yīng)用的列級(jí)ADC的實(shí)現(xiàn)。具體講，涉及用于圖像傳感器的基于TDC的高速列級(jí)ADC

背景技術(shù)

隨著數(shù)碼技術(shù)、半導(dǎo)體制造技術(shù)的迅速發(fā)展，CMOS圖像傳感器(CIS)成為當(dāng)前以及未來市場關(guān)注的對象。目前，應(yīng)用在CMOS圖像傳感器中的模數(shù)轉(zhuǎn)換器(ADC)主要有三種架構(gòu)：芯片級(jí)、像素級(jí)和列并行級(jí)。芯片級(jí)ADC將一個(gè)ADC用于整個(gè)像素陣列，因此，必須要求ADC具有非常高的速度，從而達(dá)到一個(gè)高的幀速率。像素級(jí)ADC是在每一個(gè)像素中都放置一個(gè)ADC，從而達(dá)到極高的幀速率，但是這是以消耗硅片面積和功耗為代價(jià)的。陣列級(jí)ADC是每一列用一個(gè)ADC轉(zhuǎn)換，從而在功耗、幀速率、硅片面積、填充因子中達(dá)到一個(gè)很好的折中。因此，陣列級(jí)ADC在圖像傳感器中有著廣泛的應(yīng)用。

由于陣列級(jí)架構(gòu)具有并行處理的很多優(yōu)點(diǎn)，對A/D轉(zhuǎn)換器速度要求不高，因此降低了芯片的功耗和設(shè)計(jì)難度，但是列級(jí)A/D轉(zhuǎn)換器也面臨著以下挑戰(zhàn)：

(一)列級(jí)A/D轉(zhuǎn)換器在芯片面積，尤其是列寬上，受限于像素尺寸。因此，列級(jí)ADC的設(shè)計(jì)必須在滿足列寬指標(biāo)要求的情況下，版圖面積應(yīng)盡可能的小。

(二)列級(jí)A/D轉(zhuǎn)換器中列與列之間的不匹配會(huì)引入列級(jí)固定模式噪聲。因此，為了提高精度還需盡量減小失配造成的影響。

現(xiàn)有的列級(jí)ADC中常見的實(shí)現(xiàn)方式有：逐次逼近ADC(SAR?ADC)、循環(huán)ADC(Cyclic?ADC)和單斜ADC(SS?ADC)。對于大像素陣列的CIS，每列SAR?ADC處理電路中都需要引入一個(gè)DAC，以致芯片面積較大。Cyclic?ADC雖然在轉(zhuǎn)換速率和面積上優(yōu)于SAR?ADC，但每列轉(zhuǎn)換電路中都需引入一個(gè)高速運(yùn)算放大器，導(dǎo)致了功耗和列級(jí)間失配的增加。SS?ADC通過共用斜坡發(fā)生器，每列只需要一個(gè)比較器和一個(gè)計(jì)數(shù)器進(jìn)行數(shù)據(jù)處理，因此設(shè)計(jì)簡單、功耗低、每列版圖面積小且易于實(shí)現(xiàn)。此外，單斜ADC相對簡單地確保列級(jí)間的一致性，電路中只有比較器需要補(bǔ)償，并可通過自動(dòng)補(bǔ)償技術(shù)完成。因此，單斜ADC被廣泛應(yīng)用于列級(jí)架構(gòu)的CIS中。

對于N位精度的模數(shù)轉(zhuǎn)換，逐次逼近ADC和循環(huán)ADC只需要N個(gè)周期即可完成，而單斜ADC需要2N個(gè)周期完成。可見，隨著轉(zhuǎn)換精度的提高，轉(zhuǎn)換時(shí)間呈指數(shù)趨勢增長，這極大地限制了CMOS圖像傳感器的讀出速率。因此，在傳統(tǒng)單斜ADC的基礎(chǔ)上提高轉(zhuǎn)換速率,以更好地適用于列級(jí)架構(gòu)的CIS,是十分有必要的。

發(fā)明內(nèi)容

為克服現(xiàn)有技術(shù)的不足，本實(shí)用新型旨在針對大像素陣列或高掃描速度的CIS，在不大幅度增加面積和功耗的條件下，減小列級(jí)單斜ADC的轉(zhuǎn)換時(shí)間。為此，本實(shí)用新型采取的技術(shù)方案是，用于圖像傳感器的基于TDC的高速列級(jí)ADC，由一個(gè)鎖相環(huán)電路PLL、一個(gè)門控環(huán)形振蕩器GRO、兩個(gè)反相器、一個(gè)與門電路、兩個(gè)D觸發(fā)器、一個(gè)計(jì)數(shù)器、一個(gè)延遲鎖相環(huán)?電路DLL、一條游標(biāo)延遲鏈VDL和一個(gè)碼值運(yùn)算器組成；代表時(shí)間間隔Tin開始的Start信號(hào)輸入到門控環(huán)形振蕩器GRO，門控環(huán)形振蕩器GRO的輸出經(jīng)第一反相器為計(jì)數(shù)器提供計(jì)數(shù)時(shí)鐘Clk，代表時(shí)間間隔Tin終止的Stop信號(hào)經(jīng)第二反相器后與代表時(shí)間間隔Tin開始的Start信號(hào)共同經(jīng)過與門電路輸出到計(jì)數(shù)器的使能端；計(jì)數(shù)器輸出到碼值運(yùn)算器；第一個(gè)D觸發(fā)器的D端接電源正極，代表時(shí)間間隔Tin終止的Stop輸入到第一個(gè)D觸發(fā)器從而在該觸發(fā)器的Q端形成作為VDL所要量化時(shí)間間隔的起始信號(hào)，代表時(shí)間間隔Tin終止的Stop還輸入到第二個(gè)D觸發(fā)器的D端，門控環(huán)形振蕩器GRO的輸出也輸出到第二個(gè)D觸發(fā)器并在第二個(gè)D觸發(fā)器的Q端形成作為VDL所要量化時(shí)間間隔的終止信號(hào)；鎖相環(huán)電路PLL輸出到門控環(huán)形振蕩器GRO；鎖相環(huán)電路PLL還通過延遲鎖相環(huán)電路DLL輸出到游標(biāo)延遲鏈VDL。

細(xì)量化中VDL的結(jié)構(gòu)為，由數(shù)個(gè)D觸發(fā)器和兩條延遲時(shí)間不同的延遲鏈組成，其中一條延遲鏈采用電壓控制，通過控制電壓Vc來穩(wěn)定延遲單元延遲時(shí)間的大小，每個(gè)延遲單元對應(yīng)連接到Q觸發(fā)器的D端；VDL所要量化時(shí)間間隔的起始信號(hào)連接到第一個(gè)Q觸發(fā)器的D端；另一條延遲鏈則由具有固定延遲時(shí)間的緩沖單元構(gòu)成，VDL所要量化時(shí)間間隔的終止信號(hào)連接到第一個(gè)Q觸發(fā)器，緩沖單元也對應(yīng)連接到Q觸發(fā)器；兩條延遲鏈的延遲時(shí)間分別為τs和τf，則固定的延遲差值△τ為τslow-τfast，即為TDC的分辨率。

與已有技術(shù)相比，本實(shí)用新型的技術(shù)特點(diǎn)與效果：

N位列級(jí)ADC中，其中TDC的粗量化位數(shù)為Nc，細(xì)量化位數(shù)為Nf。