[實用新型]用于圖像傳感器的基于TDC的高速列級ADC

有效

• 申請號: 201420829207.5
• 申請日: 2014-12-23
• 公開（公告）號: CN204272278U
• 公開（公告）日: 2015-04-15
• 發明（設計）人: 徐江濤;于婧;聶凱明;高靜;高志遠;史再峰;姚素英
• 申請（專利權）人: 天津大學
• 主分類號: H04N5/3745
• 分類號: H04N5/3745;H04N5/378;H04N1/031
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 劉國威

1.一種用于圖像傳感器的基于TDC的高速列級ADC，其特征是，由一個鎖相環電路PLL、一個門控環形振蕩器GRO、兩個反相器、一個與門電路、兩個D觸發器、一個計數器、一個延遲鎖相環電路DLL、一條游標延遲鏈VDL和一個碼值運算器組成；代表時間間隔Tin開始的Start信號輸入到門控環形振蕩器GRO，門控環形振蕩器GRO的輸出經第一反相器為計數器提供計數時鐘Clk，代表時間間隔Tin終止的Stop信號經第二反相器后與代表時間間隔Tin開始的Start信號共同經過與門電路輸出到計數器的使能端；計數器輸出到碼值運算器；第一個D觸發器的D端接電源正極，代表時間間隔Tin終止的Stop輸入到第一個D觸發器從而在該觸發器的Q端形成作為VDL所要量化時間間隔的起始信號，代表時間間隔Tin終止的Stop還輸入到第二個D觸發器的D端，門控環形振蕩器GRO的輸出也輸出到第二個D觸發器并在第二個D觸發器的Q端形成作為VDL所要量化時間間隔的終止信號；鎖相環電路PLL輸出到門控環形振蕩器GRO；鎖相環電路PLL還通過延遲鎖相環電路DLL輸出到游標延遲鏈VDL。

2.如權利要求1所述的用于圖像傳感器的基于TDC的高速列級ADC，其特征是，細量化中VDL的結構為，由數個D觸發器和兩條延遲時間不同的延遲鏈組成，其中一條延遲鏈采用電壓控制，通過控制電壓Vc來穩定延遲單元延遲時間的大小，每個延遲單元對應連接到Q觸發器的D端；VDL所要量化時間間隔的起始信號連接到第一個Q觸發器的D端；另一條延遲鏈則由具有固定延遲時間的緩沖單元構成，VDL所要量化時間間隔的終止信號連接到第一個Q觸發器，緩沖單元也對應連接到Q觸發器；兩條延遲鏈的延遲時間分別為τs和τf，則固定的延遲差值△τ為τslow-τfast，即為TDC的分辨率。