[實(shí)用新型]一種具有單層多晶的EEPROM

有效

• 申請?zhí)枺?/td>: 201420799496.9
• 申請日: 2014-12-16
• 公開（公告）號: CN204243039U
• 公開（公告）日: 2015-04-01
• 發(fā)明（設(shè)計）人: 方鋼鋒
• 申請（專利權(quán)）人: 無錫來燕微電子有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115
• 代理公司: 無錫市大為專利商標(biāo)事務(wù)所(普通合伙) 32104
• 代理人: 曹祖良;張濤

技術(shù)領(lǐng)域

本實(shí)用新型涉及一種EEPROM，尤其是一種具有單層多晶的EEPROM，屬于半導(dǎo)體的技術(shù)領(lǐng)域。

背景技術(shù)

EEPROM是現(xiàn)代電子產(chǎn)品中不可缺少的電子元器件。目前，EEPROM存儲器是采用E方工藝加工制備的得到，EEPROM的存儲單元通常是采用雙層的多晶硅半導(dǎo)體工藝制備，工藝的研發(fā)和制作過程復(fù)雜，通常需要幾年的時間來研發(fā)一個半導(dǎo)體的工藝節(jié)點(diǎn)。

此外，對于一個EEPROM的芯片架構(gòu)中，對于EEPROM的編程或擦除需要18V或以上的電壓來進(jìn)行操作，這樣外圍線路相對應(yīng)的需要高壓晶體管來產(chǎn)生或承受上述的操作電壓。對于上述產(chǎn)生或承受高壓的晶體管而言，相對應(yīng)的半導(dǎo)體工藝制程需要多上好幾層，因此，會導(dǎo)致工藝的成本上升且難度增加，難以適應(yīng)對于EEPROM的發(fā)展需求。

發(fā)明內(nèi)容

本實(shí)用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種具有單層多晶的EEPROM，其結(jié)構(gòu)緊湊，降低加工成本以及工藝復(fù)雜度，操作方便，安全可靠。

按照本實(shí)用新型提供的技術(shù)方案，所述具有多層單晶的EEPROM，包括半導(dǎo)體基板；在所述半導(dǎo)體基板內(nèi)的上部設(shè)置若干用于數(shù)據(jù)存儲的存儲單元，所述存儲單元包括控制電容、PMOS編程晶體管以及與所述PMOS編程晶體管串聯(lián)的PMOS選擇晶體管；控制電容通過半導(dǎo)體基板內(nèi)的隔離介質(zhì)與PMOS編程晶體管以及PMOS選擇晶體管相隔離；

所述控制電容包括位于半導(dǎo)體基板內(nèi)的P型阱區(qū)以及位于所述P型阱區(qū)上方的浮柵電極，所述浮柵電極與第一P型阱區(qū)間設(shè)置有浮柵氧化層，所述浮柵氧化層以及浮柵電極還部分覆蓋P型阱區(qū)內(nèi)的第一P+區(qū)域；

所述PMOS編程晶體管以及PMOS選擇晶體管均位于半導(dǎo)體基板內(nèi)的N型阱區(qū)內(nèi)，所述N型阱區(qū)通過隔離介質(zhì)與P型阱區(qū)隔離；PMOS編程晶體管包括位于N型阱區(qū)上部的第二P+區(qū)域以及第四P+區(qū)域；控制電容上的浮柵電極延伸至PMOS編程晶體管上方并通過編程氧化層部分覆蓋在第二P+區(qū)域以及第四P+區(qū)域的上方；

所述PMOS選擇晶體管包括位于N型阱區(qū)上部的第二P+區(qū)域以及第三P+區(qū)域，所述第二P+區(qū)域以及第三P+區(qū)域上方設(shè)置字線電極，所述字線電極通過下方的選擇氧化層部分覆蓋在第二P+區(qū)域以及第三P+區(qū)域上。

所述浮柵電極與字線電極均為P導(dǎo)電類型的導(dǎo)電多晶硅，且浮柵電極與字線電極為同一工藝制造層。

所述浮柵氧化層、選擇氧化層以及編程氧化層均為二氧化硅層，且浮柵氧化層、選擇氧化層以及編程氧化層為同一工藝制造層。

所述隔離介質(zhì)的材料為二氧化硅；在半導(dǎo)體基板內(nèi)具有N導(dǎo)電類型深阱，所述P型阱區(qū)以及N型阱區(qū)均位于N導(dǎo)電類型深阱的正上方，且P型阱區(qū)的底部以及N型阱區(qū)的底部均鄰接N導(dǎo)電類型深阱。

本實(shí)用新型的優(yōu)點(diǎn)：EEPROM包括控制電容，且PMOS編程晶體管與PMOS選擇晶體管相串聯(lián)，控制電容上的浮柵電極延伸至PMOS編程晶體管上，以實(shí)現(xiàn)控制電容串接在PMOS編程晶體管的柵極端，浮柵電極與字線電極為同一工藝制造層，通過單層的多晶能形成所需的EEPROM，結(jié)構(gòu)緊湊，降低加工成本以及工藝復(fù)雜度，操作方便，安全可靠。

附圖說明

圖1為本實(shí)用新型的等效電路圖。

圖2為本實(shí)用新型的平面圖。

圖3為圖2的A-A剖視圖。

圖4為圖2的B-B剖視圖。

圖5為圖2的C-C剖視圖。

圖6~圖13為本實(shí)用新型的具體實(shí)施工藝步驟剖視圖。

圖6為本實(shí)用新型得到N導(dǎo)電類型深阱后的剖視圖。

圖7為本實(shí)用新型得到N型阱區(qū)后的剖視圖。

圖8為本實(shí)用新型得到P型阱區(qū)后的剖視圖。

圖9為本實(shí)用新型得到隔離介質(zhì)后的剖視圖。

圖10為本實(shí)用新型得到P+區(qū)域后的剖視圖。

圖11為本實(shí)用新型得到基板氧化層后的剖視圖。

圖12為本實(shí)用新型得到電極層后的剖視圖。

圖13為本實(shí)用新型得到控制電容、PMOS編程晶體管以及PMOS選擇晶體管后的剖視圖。