[實用新型]一種高速信號的眼圖測試裝置

有效

• 申請號: 201420772798.7
• 申請日: 2014-12-09
• 公開（公告）號: CN204272138U
• 公開（公告）日: 2015-04-15
• 發明（設計）人: 周鵬
• 申請（專利權）人: 武漢普賽斯電子技術有限公司
• 主分類號: H04B17/30
• 分類號: H04B17/30
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本實用新型屬于通信傳輸信號的測量技術領域，具體涉及一種高速信號的眼圖測試裝置。

背景技術

現代通信傳輸系統中，信號在傳輸過程中由于各種原因會導致損傷，很多情況下是由于傳輸距離遠或是接頭老化致使信號衰減，從而發生誤碼。眼圖是評估串行數字信號質量的一種非常直觀、高效的測量手段。而且隨著信號速率的提高，傳統示波器的采樣率也已無法滿足波形重建的需求，使得專用的眼圖分析儀器成為信號質量檢測的不二之選。

然而，傳統的測試方法是測量接口的信號電平，但這種方法無法直觀地得出信號是不是還符合標準，另一種方法是用示波器觀察信號的眼圖，首先是需要攜帶一臺示波器，還要帶一個標準的阻抗，測試出眼圖后還要讀出數據，再與標準數據進行比較，但這種方法操作起來比較繁瑣，而且對于高頻信號數據無法進行準確的測量，這就使得現有的眼圖測試裝置在高速信號上的使用受到局限。

實用新型內容

為解決上述技術問題，本實用新型的目的在于提供一種結構簡單、測量準確的高速信號的眼圖測試裝置，以解決現有眼圖測試裝置對高速信號測量準確度不高的缺陷。

為實現上述目的，本實用新型之一種高速信號的眼圖測試裝置,其包括順序電性連接的前端采樣模塊、現場可編程門陣列芯片和液晶顯示器，其特征在于:所述的前端采樣模塊包括輸入端與被測信號連接的ADC驅動電路、ADC采樣電路、延時電路，所述的ADC驅動電路的輸出端與所述的ADC采樣電路相連，并所述的延時電路的輸入端與時鐘信號相連，且其輸出端與所述的ADC采樣電路電性相連；所述的現場可編輯門陣列芯片包括數據讀取存儲器、采樣數據處理器和延時控制模塊，所述的延時控制模塊的輸出端與所述的延時電路相連，且該數據讀取存儲器的輸入端與所述ADC采樣電路的輸出端相連，并使所述的數據讀取存儲器的輸出端通過所述的采樣數據處理器與所述的液晶顯示器電性相連。

在上述方案的基礎上優選，所述的現場可編程門陣列芯片還包括一與采樣數據處理電路電性相連的通信控制電路，并使得所述的通信控制電路的輸出端與一PC控制機電性相連。

在上述方案的基礎上優選，所述的延時電路為高精度延時電路，且其包括延時測試電路、延時鎖相輸出電路，所述的延時測試電路輸出控制總線與延時鎖相輸出電路連接，時鐘信號輸入至延時測試電路，生成一系列計數器的計數控制信號輸出到延時鎖相輸出電路；被延時信號或時鐘信號輸入至延時鎖相輸出電路，鎖相輸出電路根據計數控制信號進行延時，輸出延時信號。

在上述方案的基礎上優選，所述的時鐘信號為被測信號所提供的同源時鐘信號。

本實用新型與現有技術相比，其有益效果是：本實用新型的一種高速信號的眼圖測試裝置，采用順序等效采樣方案進行采樣，通過將被測系統和所提供的同源時鐘信號作為采樣時鐘信號，并配合ADC驅動電路和ADC采樣電路實現延時精度高的順序采樣，并在現場可編程門陣列芯片中設置采樣數據處理器以實現采樣數據的眼圖重建，從而確保其對高速率信號眼圖的測量準確性。

附圖說明

圖1是本實用新型的高速信號的眼圖測試裝置的結構示意圖；

圖2是本實用新型的延時電路的結構框圖；

圖3是本發明延時測試電路中時鐘信號(CLK)與激勵信號(shot)的時序圖；??圖4是本發明延時測試電路中激勵信號(shot)延遲到1個時鐘周期時的時序圖。

具體實施方式

為詳細說明本實用新型之技術內容、構造特征、所達成目的及功效，以下茲例舉實施例并配合附圖詳予說明。

請參閱圖1所示，并結合圖2至圖4所示，本實用新型提供一種高速信號的眼圖測試裝置,其包括順序電性連接的前端采樣模塊、現場可編程門陣列芯片和液晶顯示器，其中，前端采樣模塊包括輸入端與被測信號連接的ADC驅動電路、ADC采樣電路、延時電路，且該ADC驅動電路的輸出端與ADC采樣電路相連，并將延時電路的輸入端與時鐘信號相連，且其輸出端與ADC采樣電路進行電性連接；現場可編輯門陣列芯片包括數據讀取存儲器、采樣數據處理器和延時控制模塊，且該延時控制模塊的輸出端與延時電路相連，該數據讀取存儲器的輸入端與ADC采樣電路的輸出端相連，并使數據讀取存儲器的輸出端通過采樣數據處理器與液晶顯示器電性連接。