[實用新型]超低功耗的時鐘系統

有效

• 申請號: 201420757943.4
• 申請日: 2014-12-05
• 公開（公告）號: CN204316485U
• 公開（公告）日: 2015-05-06
• 發明（設計）人: 王才寶;王釗
• 申請（專利權）人: 無錫中星微電子有限公司
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種超低功耗的時鐘系統。

背景技術

手持或便攜設備(下稱便攜設備)，一般都集成高精度時鐘系統。設備有時要進入睡眠低功耗模式，但時鐘系統必須處于活躍狀態，必然要求時鐘系統的功耗盡可能低，以延長電池的使用時間。

片上全集成的高精度時鐘系統功耗高，所以現在都采用外接高精度晶體(Crystal)、片上集成驅動電路(晶體振蕩器)實現時鐘系統。為了實現更低功耗，一般采用頻率較低的諸如32.768KHz的晶體。

圖1是一種現有技術時鐘系統的示意圖。如圖1所示，該時鐘系統包括驅動器、數字整形單元和片外的晶體。驅動器可采用如圖2a和圖2b所示的電路結構，驅動器連接在供電電源和地之間。

數字整形單元可采用具有反相功能的共源放大電路和整形鏈串接組成。圖3是采用電流源偏置的數字整形電路的示意圖。如圖3所示，共源放大電路由NMOS管N1和電流源I1組成。數字整形單元將晶體振蕩器輸出的模?擬信號XTAL_OUT(正弦波或失真的正弦波)整形成數字方波信號輸出。

整形鏈由多個串接的數字反相器組成。圖4是為數字整形單元用的數字反相器示意圖。如圖4所示，數字反相器由PMOS管和NMOS管組成。當輸入信號IN電壓大于NMOS的開啟電壓V_THN，并且大于電源電壓VDD減去PMOS管的開啟電壓V_THP即V_DD-V_THP時，NMOS管導通，PMOS管關斷，輸出端OUT和地GND端之間呈現較低阻抗，輸出端電壓等于地GND；當輸入信號IN電壓小于電源電壓VDD減去PMOS管的開啟電壓V_THP即V_DD-V_THP，并且小于NMOS管的開啟電壓V_THN時，PMOS管導通，NMOS管關斷，輸出端OUT和電源VDD之間呈現較低阻抗，輸出端電壓等于電源電壓VDD。

由電池供電的便攜設備，會出現V_DD-V_THP大于V_THN情況，尤其電池電量較高的情況。所以，當輸入信號IN電壓處于V_THN和V_DD-V_THP之間時，PMOS和NMOS同時導通，這樣就形成電源VDD到OUT和OUT到地GND的低阻抗通路，產生極大的電流損耗。電源電壓VDD越高，損耗越大。同時，當輸入信號IN電壓處于V_THN和V_DD-V_THP之間的過渡時間越長，損耗也變大。

現有的技術解決方法是通過增大NMOS和PMOS的溝道長度來增大導通時的阻抗，以便減小過渡區的能量損耗。但是這對于超低功耗時鐘系統不適用，第一，會導致數字反相器驅動能力變差，被驅動的下一級反相器同樣存在大的損耗問題；第二，大的溝道必定產生大的輸入寄生電容，增加V_THN增加到V_DD-V_THP的過渡時間，因而也會增加損耗；第三，會增加器件面積。

發明內容

本發明在第一方面提供一種時鐘系統。所述系統包括：驅動器，和晶體構成晶體振蕩器；數字整形單元，將晶體振蕩器輸出的模擬信號整形成數字時鐘信號；低壓產生器，產生幅度低于電源電壓的第一電壓，并且以該第一電壓給數字整形單元供電；電平平移單元將數字整形單元輸出的幅度為第一電壓的數字時鐘信號轉為幅度為電源電壓的數字時鐘信號。

在第一方面中，優選地，低壓產生器包括連接成二極管結構的至少兩個MOS管，所述至少兩個MOS管彼此串聯并且采用電流源驅動。

優選地，所述至少兩個MOS管包括一個PMOS管和一個NMOS管。

優選地，電壓產生器包括第五NMOS管和第六NMOS管，第五NMOS管連接在電流源和至少兩個MOS管之間，第六NMOS管的柵極連接在第五NMOS管的漏極，漏極連接在電源電壓，源極提供第一電壓。

優選地，低壓產生器包括PMOS管和NMOS管；其中，電源電壓通過電流源驅動PMOS管和NMOS管；NMOS管的源極接地，漏極和PMOS管的漏極相連，柵極和PMOS管的源極相連且接至電流源，PMOS管的柵極接地；PMOS管的源極提供第一電壓。