[實用新型]一種適用于SoC芯片的多功能低電平復(fù)位電路

有效

• 申請?zhí)枺?/td>: 201420316975.0
• 申請日: 2014-06-13
• 公開（公告）號: CN203909710U
• 公開（公告）日: 2014-10-29
• 發(fā)明（設(shè)計）人: 陳慶宇;吳龍勝;宮瑤
• 申請（專利權(quán)）人: 中國航天科技集團公司第九研究院第七七一研究所
• 主分類號: G06F1/24
• 分類號: G06F1/24
• 代理公司: 西安通大專利代理有限責(zé)任公司 61200
• 代理人: 徐文權(quán)

技術(shù)領(lǐng)域

本實用新型屬于數(shù)字集成電路領(lǐng)域，涉及一種多功能低電平復(fù)位電路，具體涉及一種適用于SoC芯片的多功能低電平復(fù)位電路。

背景技術(shù)

隨著SoC集成度越來越高，其功能模塊逐漸增多，各功能模塊之間對復(fù)位的順序可能有特定的要求，如動態(tài)存儲器(SDRAM等)、PCI控制器等功能模塊在操作之前必須先進行初始化。為保證功能正確，SoC復(fù)位電路必須保證上述功能模塊首先結(jié)束復(fù)位并完成初始化之后，處理器再取消復(fù)位開始執(zhí)行程序。

專利ZL200610140205.5公開了一種異步復(fù)位、同步釋放的可消除復(fù)位信號不定態(tài)的復(fù)位電路，公開號CN?102571050A的專利公開了一種可濾波的適用于多時鐘域的復(fù)位電路，上述電路最后均只生成一位可靠的全局復(fù)位信號，存在的主要問題，上述方案均未給出針對SoC芯片內(nèi)部不同屬性功能模塊的、具有先后順序的多功能復(fù)位信號。

實用新型內(nèi)容

本實用新型的目的在于克服上述現(xiàn)有技術(shù)的缺點，提供了一種適用于SoC芯片的多功能低電平復(fù)位電路，該電路可以根據(jù)SoC芯片內(nèi)各功能模塊復(fù)位的先后順序進行復(fù)位。

為達到上述目的，本實用新型所述的適用于SoC芯片的多功能低電平復(fù)位電路包括延遲電路、異步復(fù)位同步釋放電路及與門電路，異步復(fù)位同步釋放電路包括第一寄存器及第二寄存器，SoC芯片的復(fù)位管腳與延遲電路的輸入端相連接，延遲電路的輸出端與第一寄存器的異步復(fù)位端及第二寄存器的異步復(fù)位端相連接，第一寄存器的時鐘輸入端及第二寄存器的時鐘輸入端均與SoC芯片的時鐘信號輸出端相連接，第一寄存器的輸入端連接有高電平信號源，第一寄存器的輸出端與第二寄存器的輸入端相連接，第二寄存器的輸出端分別與與門電路的一個輸入端及SoC芯片上預(yù)先復(fù)位的功能模塊的復(fù)位端相連接，與門電路的另一個輸入端與SoC芯片上的預(yù)先復(fù)位完成標(biāo)志信號ini_done輸出端相連接，與門電路的輸出端與SoC芯片上后復(fù)位的功能模塊的復(fù)位端相連接。

所述延遲電路由第一或門電路及若干個移位寄存器組成，SoC芯片的時鐘信號輸出端與各移位寄存器的時鐘信號輸入端相連接；第一個移位寄存器的輸入端與SoC芯片的復(fù)位管腳相連接，其它移位寄存器的輸出端分別與第一或門電路的輸入端相連接；后一個移位寄存器的輸入端與前一個移位寄存器的輸出端相連接，第一或門電路的輸出端與分別與第一寄存器的異步復(fù)位端及第二寄存器的異步復(fù)位端相連接。

所述延遲電路由第二或門電路及若干延遲單元組成，SoC芯片的復(fù)位管腳與第一個延遲單元的輸入端及第二或門電路的一個輸入端相連接，后一個延遲單元的輸入端與前一個延遲單元的輸出端相連接，最后一個延遲單元的輸出端與或門電路的另一個輸入端相連接，第二或門電路的輸出端與分別與第一寄存器的異步復(fù)位端及第二寄存器的異步復(fù)位端相連接。

本實用新型具有以下有益效果：

本實用新型所述的適用于SoC的多功能低電平復(fù)位電路通過延遲電路對SoC芯片管腳的復(fù)位信號進行濾波及去毛刺，從而有效的增強復(fù)位信號的可靠性，同時通過延遲電路控制復(fù)位信號的濾波長度，同時通過異步復(fù)位同步釋放電路提供可靠的、無不定態(tài)的復(fù)位信號。另外，在對SoC芯片內(nèi)的各功能模塊進行復(fù)位的過程中，先通過第二寄存器輸出的復(fù)位信號對SoC芯片內(nèi)需要預(yù)先復(fù)位的功能模塊進行復(fù)位，當(dāng)SoC芯片內(nèi)需要預(yù)先復(fù)位的各功能模塊復(fù)位完成后，SoC芯片通過標(biāo)志信號輸出端輸出高電平的標(biāo)志信號，再與復(fù)位信號與運算后使SoC芯片內(nèi)后復(fù)位的各功能模塊進行后復(fù)位，從而增強了復(fù)位功能的靈活性。

附圖說明

圖1為本實用新型的結(jié)構(gòu)示意圖；

圖2為本實用新型中延遲器的一種結(jié)構(gòu)示意圖；

圖3為本實用新型中延遲器的另一種結(jié)構(gòu)示意圖。

其中，101為延遲電路、102為異步復(fù)位同步釋放電路、103為與門電路、104為第一寄存器、105為第二寄存器、106為移位寄存器、107為第一或門電路、108為延遲單元、109為第二或門電路。

具體實施方式

下面結(jié)合附圖對本實用新型做進一步詳細(xì)描述：