[實用新型]硅通孔結構

有效

• 申請號: 201420291727.5
• 申請日: 2014-06-03
• 公開（公告）號: CN203895439U
• 公開（公告）日: 2014-10-22
• 發明（設計）人: 沈哲敏;李廣寧
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本實用新型涉及半導體制造領域，尤其涉及一種硅通孔結構。

背景技術

近年來，疊層芯片封裝逐漸成為技術發展的主流。疊層芯片封裝技術，簡稱3D封裝，是指在不改變封裝體尺寸的前提下，在同一個封裝體內于垂直方向疊放兩個以上芯片的封裝技術，它起源于快閃存儲器(NOR/NAND)或同步動態隨機存儲器(SDRAM)的疊層封裝。

隨著CMOS工藝開發的不斷發展，繼續等比例縮小的局限越發明顯，系統設計師們開始越來越多地轉向多芯片封裝，而不是繼續依賴在單一芯片上集成更多的器件來提高性能。為了在疊層芯片封裝中實現多芯片間的互連，通常采用引線鍵合技術，將芯片邊緣的I/O端都連接到封裝基板上。但隨著電路密度和復雜性的持續增長，以及由此引發的互連過程中信號擁堵情況的加劇，使得采用這種方法還是無法解決頻寬和功耗問題。最新的3D疊層芯片技術采用直接穿過有源電路的多層互連結構，有望顯著提高系統性能。

隨著3D封裝技術的大規模應用，對3D封裝技術中硅通孔(TSV，Through-Silicon-Via)的可靠性要求越來越高。一般的硅通孔結構采用銅(Cu)作為導電物質填充到硅通孔(TSV)中，再平坦化，方便與后續形成在硅通孔上的金屬層互連。

請參考圖1，圖1為現有技術中硅通孔結構的結構示意圖；在半導體襯底10內形成通孔，并在通孔中填充硅通孔連線20，所述半導體襯底10通常為硅襯底，所述硅通孔連線20的材質通常為Cu，接著在所述半導體襯底10和硅通孔連線20的表面形成金屬互連層30，所述金屬互連層30的材質通常為Al，所述半導體襯底10通常為Si。

然而，由于半導體工藝中很多工藝均需要采用高溫處理，在對Cu的高溫處理時，能夠使Cu的晶粒發生生長及重結晶而導致其晶粒尺寸發生變化，進而造成硅通孔結構中填充的Cu的體積發生較大變化，由于硅通孔結構中Cu填充至通孔之中，因此Cu被周圍的襯底Si環繞，無法向四周及下方生長，因此，其體積的增加會導致Cu向硅通孔結構的上方生長，該種現象被稱為Cu的突起(Protrusion)現象。銅突起現象會導致形成在其上方的金屬互連層30及層間介質層(圖未示出)受力而發生變形，嚴重情況下可能導致上方膜層破裂，進而影響產品的可靠性。

實用新型內容

本實用新型的目的在于提供一種硅通孔結構，能夠避免銅突起對形成在其上方的金屬互連層造成影響，保證產品的可靠性。

為了實現上述目的，本實用新型提出了一種硅通孔結構，所述硅通孔結構包括：半導體襯底、硅通孔連線以及具有塑性變形能力的緩沖層，其中，所述硅通孔連線形成于所述半導體襯底內，所述緩沖層形成于所述硅通孔連線的表面，并暴露出一部分硅通孔連線。

可選的，所述硅通孔結構還包括金屬連線層，所述金屬連線層形成于所述緩沖層、硅通孔連線和半導體襯底的表面。

可選的，所述硅通孔結構還包括介質層，所述介質層形成于所述金屬連線層的表面。

可選的，所述緩沖層為圓柱體。

可選的，所述緩沖層橫截面的直徑范圍是3μm～5μm。

可選的，所述緩沖層的厚度范圍是1μm～2μm。

可選的，所述緩沖層位于所述硅通孔連線的中心區域。

與現有技術相比，本實用新型的有益效果主要體現在：在硅通孔連線的表面形成一層具有塑性變形能力的緩沖層，當硅通孔連線經過高溫處理發生突起時，緩沖層能夠發揮其塑性變形的能力，產生一定的收縮形變，可以通過自身的收縮來抵消銅突起現象，防止突起對上方膜層造成擠壓，保證產品的可靠性。

附圖說明

圖1為現有技術中硅通孔結構的結構示意圖；

圖2-圖3為本實用新型一實施例中形成緩沖層過程中的結構示意圖；

圖4為本實用新型一實施例中出現銅突起現象的結構示意圖。

具體實施方式

下面將結合示意圖對本實用新型的硅通孔結構進行更詳細的描述，其中表示了本實用新型的優選實施例，應該理解本領域技術人員可以修改在此描述的本實用新型，而仍然實現本實用新型的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本實用新型的限制。