[實用新型]硅通孔結構

有效

• 申請號: 201420235163.3
• 申請日: 2014-05-08
• 公開（公告）號: CN203812874U
• 公開（公告）日: 2014-09-03
• 發明（設計）人: 甘正浩
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L23/532
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本實用新型涉及半導體器件技術領域，特別是涉及一種硅通孔結構。

背景技術

隨著人們對電子產品的要求向小型化、多功能、環保型等方向的發展，人們努力尋求將電子系統越做越小，集成度越來越高，功能越做越多。由此產生了許多新技術、新材料和新設計，例如，疊層芯片封裝技術以及系統級封裝等技術就是這些技術的典型代表。前者簡稱3D封裝技術，是指在不改變封裝體尺寸的前提下，在同一個封裝體內于垂直方向疊放兩個以上芯片的封裝技術。

3D封裝有封裝堆疊(Package-on-Package，簡稱POP)和芯片疊層封裝兩種方式。封裝堆疊技術通常通過堆疊薄小外形封裝(Thin?Small?Outline?Package，簡稱TSOP)或基于傳統封裝技術的芯片尺寸封裝(Chip?Scale?Package，簡稱CSP)來獲得，然而，芯片之間較長的互連線限制了封裝堆疊的高頻高速性能。目前，主流的電子產品中的芯片疊層封裝采用引線鍵合技術，而基于晶圓制造技術的硅通孔互連(Through?Silicon?Vias，簡稱TSV)技術越來越受到了半導體制造業的關注。TSV技術通過在晶圓上制作出垂直互連通孔來實現上下芯片之間的電互連，相對于引線鍵合和倒裝焊等工藝。硅通孔互連技術能夠使芯片在三維方向上堆疊密度最大、芯片之間的互連線最短、外形尺寸最小，可以有效地實現3D芯片層疊，制造出結構更復雜、性能更強大、具有成本效率的封裝，因而成為目前電子封裝技術中最引人注目的一種技術。

TSV技術具有如下優勢：互連長度可以縮短到與芯片厚度相等，采用垂直堆疊的邏輯模塊取代水平分布的邏輯模塊；顯著減小RC延遲和電感效應，提高數字信號傳輸速度和微波的傳輸；實現高密度、高深寬比的連接。

然而，在現有技術的硅通孔結構中，需要在硅襯底和金屬之間制備電介質層，使得硅通孔結構中存在較大的寄生電容，影響硅通孔結構的電性能。

實用新型內容

本實用新型的目的在于，提供一種硅通孔結構，能夠降低硅通孔結構的寄生電容，提高硅通孔結構的電性能。

為解決上述技術問題，本實用新型提供一種硅通孔結構，包括：

半導體基底，所述半導體基底上具有硅通孔；

第一電介質層，所述第一電介質層填充于所述硅通孔的側壁上；

第二電介質層，所述第二電介質層位于所述第一電介質層的側壁上，所述第二電介質層的介電常數小于所述第一電介質層的介電常數；

金屬層，所述金屬層填充于第二電介質層內。

進一步的，所述第一電介質層與所述第二電介質層為一體成型結構，所述第二電介質層為所述第一電介質層的表面缺陷層。

進一步的，所述表面缺陷層為等離子損傷缺陷層。

進一步的，所述第一電介質層的厚度為10nm～500nm。

進一步的，所述第一電介質層為二氧化硅電介質層。

進一步的，所述第二電介質層的厚度為2nm～100nm。

進一步的，所述第二電介質層為二氧化硅電介質層。

進一步的，所述硅通孔的半徑為1.5μm～15μm，高度為30μm～200μm。

進一步的，所述第二電介質層和金屬層之間還具有一金屬種子層。

進一步的，所述第二電介質層和種子層金屬層之間還具有一金屬阻擋層。

與現有技術相比，本實用新型提供的硅通孔結構具有以下優點：

在本實用新型提供的硅通孔結構中，還設置了第二電介質層，所述第二電介質層位于所述第一電介質層的側壁上，與現有技術相比，由于所述第二電介質層的介電常數小于所述第一電介質層的介電常數，減小了整個所述硅通孔結構的寄生電容，從而提高硅通孔結構的電性能。

附圖說明

圖1為本實用新型第一實施例中硅通孔結構的示意圖；

圖2為本實用新型第一實施例中硅通孔結構的電容-電壓特征曲線。

具體實施方式

下面將結合示意圖對本實用新型的硅通孔結構進行更詳細的描述，其中表示了本實用新型的優選實施例，應該理解本領域技術人員可以修改在此描述的本實用新型，而仍然實現本實用新型的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本實用新型的限制。