[實用新型]一種低寫功耗的兩端口靜態隨機存儲器

有效

• 申請號: 201420151869.1
• 申請日: 2014-03-31
• 公開（公告）號: CN203799667U
• 公開（公告）日: 2014-08-27
• 發明（設計）人: 熊保玉;拜福君
• 申請（專利權）人: 西安華芯半導體有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 西安西交通盛知識產權代理有限責任公司 61217
• 代理人: 王萌

【技術領域】

本實用新型涉及靜態隨機存儲器領域，特別涉及一種低寫功耗的兩端口靜態隨機存儲器。

【背景技術】

根據國際半導體技術藍圖（ITRS）預測，靜態隨機存儲器的面積將越來越大，到2015年，將占到整個片上系統（SOC）面積的94%以上。因此，靜態隨機存儲器的功耗，將直接影響到整個SOC的功耗。

請參閱圖1所示，圖1為采用寫位線均衡技術的兩端口靜態隨機存儲器數據通路。該典型數據通路包括位線預充電與均衡電路，存儲單元，和寫驅動器。

預充電與均衡電路由PMOS晶體管105構成。存儲單元由一對交叉耦合的反相器101、104以及NMOS傳輸管102,103構成。寫驅動器由反相器110和三態反相器108、109組成。

在兩端口靜態隨機存儲器的寫操作時，寫位線均衡信號（EQ_N）118有效，寫位線均衡器PMOS晶體管105打開，對寫位線（WBL）112和寫位線反（WBLB）113進行均衡，存儲在寫位線電容（CWBL）106和寫位線反電容（CWBLB）107進行重新分配，從而將寫位線（WBL）112和寫位線反（WBLB）113均衡至中間電平。當均衡操作完成時，寫位線均衡信號（EQ_N）118無效，寫使能信號（WE）119有效，由反相器110和三態反相器108、109組成的靜態寫驅動器根據寫數據（D）120，將對寫位線（WBL）112和寫位線反（WBLB）113驅動至電源VDD或地VSS。此后，寫字線（WWL）111有效，根據寫位線（WBL）112和寫位線反（WBLB）113上的電平，對由一對交叉耦合的反相器101、104以及NMOS傳輸管102,103構成存儲單元進行寫操作。

由于每一次寫操作都要先將寫位線（WBL）112和寫位線反（WBLB）113均衡，然后由反相器110和三態反相器108、109組成的靜態寫驅動器根據寫數據（D）120，將對寫位線（WBL）112和寫位線反（WBLB）113驅動至相應的電平，假設寫位線上的負載電容為C_BL，每一次寫操作時位線上的平均翻轉能量為0.5C_BLVDD²，且與寫數據翻轉的概率無關。在寫數據出現連續的“0”或“1”時，寫位線（WBL）112和寫位線反（WBLB）113上保持的值與將要寫入數據（D）121和寫數據反（DB）120相同時，靜態驅動器驅動寫位線的操作消耗無謂的功耗。因此，設計某種寫預判電路，降低在此種情況下寫位線的翻轉功耗是很有意義的。

【實用新型內容】

本實用新型的目的在于提出一種低寫功耗的兩端口靜態隨機存儲器，該電路在寫操作時，將上一周期的寫數據和當前周期寫數據進行比較來決定是否進行寫位線的均衡操作。

為了實現上述目的，本實用新型采用如下技術方案：

一種低寫功耗的兩端口靜態隨機存儲器，包括譯碼器、存儲陣列、控制電路與預譯碼器、位線均衡器、靜態寫驅動器和寫預判比較器；

譯碼器通過多條字線連接存儲陣列，譯碼器還通過多條預譯碼器輸出連接控制電路與預譯碼器；

存儲陣列通過多條寫位線連接位線均衡器、靜態寫驅動器和寫預判比較器；

控制電路與預譯碼器通過本地時鐘和寫使能連接位線均衡器、靜態寫驅動器和寫預判比較器。

本實用新型進一步的改進在于：寫位線均衡器、靜態寫驅動器和寫預判比較器由寫位線均衡器、靜態寫驅動器、寫預判比較器組成；當寫使能有效時，靜態寫驅動器的輸出直接驅動位線；寫位線均衡器在寫位線均衡信號有效時對寫位線與寫位線反進行電壓均衡，使它們達到相同的中間電平；寫預判比較器將前一周期寫數據與當前寫數據進行比較，如果不同，則將寫位線均衡信號置為有效，否則無效；當出現連續的寫“0”或寫“1”操作時，位線上保持的數據與需要寫入的數據相同，寫預判比較器將寫位線均衡信號置為無效，位線不發生反轉；當連續兩次寫的數據不同時，寫預判比較器置寫位線均衡信號有效，寫位線和寫位線反上的電荷重新分配，寫位線和寫位線反被均衡至中間電平，然后寫位線均衡信號無效，寫使能有效，寫驅動器將位線和位線反驅動至新的電平。