[發明專利]分柵式閃存及其制作方法

在審

• 申請號: 201410854942.6
• 申請日: 2014-12-30
• 公開（公告）號: CN104465664A
• 公開（公告）日: 2015-03-25
• 發明（設計）人: 劉憲周
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 董世蕊;駱蘇華

技術領域

本發明涉及半導體技術領域，尤其涉及一種分柵式閃存及其制作方法。

背景技術

在目前的半導體產業中，集成電路產品主要可分為三大類型：邏輯、存儲器和模擬電路，其中存儲器件在集成電路產品中占了相當大的比例。而在存儲器件中，近年來閃速存儲器(閃存，flash?memory)的發展尤為迅速。它的主要特點是在不加電的情況下能長期保持存儲的信息，具有高集成度、較快的存取速度、易于擦除和重寫等多項優點，因而在微機、自動化控制等多項領域得到了廣泛的應用。

閃存的標準物理結構稱為閃存單元(bit)。閃存單元的結構與常規MOS晶體管不同。常規的MOS晶體管的柵極(gate)和導電溝道間由柵極絕緣層隔開，一般為氧化層(oxide)；而閃存在控制柵(CG：control?gate，相當于常規的MOS晶體管的柵極)與導電溝道間還多了一層物質，稱之為浮柵(FG：floating?gate)。由于浮柵的存在，使閃存可以完成三種基本操作模式：讀、寫、擦除。即便在沒有電源供給的情況下，浮柵的存在可以保持存儲數據的完整性。通常，依據構成存儲單元的晶體管柵極結構的不同，閃存可以分為兩種：堆疊柵式閃存和分柵式閃存。其中，分柵式閃存因為可以有效避免漏電流而導致的過擦除問題，具有低編程電壓，而且編程效率高的優點而得到了廣泛應用。

圖1和圖2是現有技術中一種分柵式閃存的結構示意圖，其中圖2是沿圖1中AA方向得到的剖面圖。所述分柵式閃存具體包括：

半導體襯底10，所述半導體襯底10中具有間隔設置的源線40和位線50；

字線32，設置于所述源線40和所述位線50之間的半導體襯底10上；

第一存儲位單元，位于所述字線32和所述源線40之間的半導體襯底10上，所述第一存儲位單元包括：位于所述半導體襯底10上的第一浮柵介質層11、位于所述第一浮柵介質層11上的第一浮柵12、位于所述第一浮柵12上的第一控制柵介質層13以及位于所述第一控制柵介質層13上的第一控制柵14；

第一側墻結構15，位于所述第一存儲位單元遠離所述字線32一側的半導體襯底10上；

第二存儲位單元，位于所述字線32和位線50之間的半導體襯底10上，所述第二存儲位單元包括：位于所述半導體襯底10上的第二浮柵介質層21、位于所述第二浮柵介質層21上的第二浮柵22、位于所述第二浮柵22上的第二控制柵介質層23以及位于所述第二控制柵介質層23上的第二控制柵24；

第二側墻結構25，位于所述第二存儲位單元遠離所述字線32一側的半導體襯底10上；

隧穿氧化層，位于所述第一存儲位單元和所述字線32之間、所述第二存儲位單元和所述字線32之間以及所述字線32和所述半導體襯底10之間；

第一金屬硅化層47，位于所述源線40上；

第二金屬硅化層57，位于所述位線50上；

第三金屬硅化層37，位于所述字線32上；

第一金屬插塞48，位于所述第一金屬硅化層47上；

第二金屬插塞58，位于所述第二金屬硅化層57上；

第三金屬插塞38，位于所述第三金屬硅化層37上；

第四金屬插塞18，位于所述第一控制柵14上；

第五金屬插塞28，位于所述第二控制柵24上；

帽蓋層33，位于所述字線32上。

所述第一金屬硅化層47、所述第二金屬硅化層57和所述第三金屬硅化層37均在后段制程中形成。

但是隨著器件的小型化，分柵式閃存中的第一控制柵14和第二控制柵24分別需要很多帶狀排布的第四金屬插塞18和第五金屬插塞28，因此需要在閃存中專門為多個第四金屬插塞18和多個第五金屬插塞18設置一塊區域(如圖1中虛線區域所示)，從而增大了分柵式閃存的面積，不利于半導體器件的小型化。

發明內容

本發明解決的問題是提供一種分柵式閃存及其制作方法，可以減少控制柵上金屬插塞的數量，從而減小分柵式閃存的面積。

為解決上述問題，本發明提供一種分柵式閃存，包括：

半導體襯底，所述半導體襯底中具有間隔設置的源線和位線；

字線，設置于所述源線和所述位線之間的半導體襯底上；

第一存儲位單元，位于所述字線和所述源線之間的半導體襯底上，所述第一存儲位單元從下至上依次包括：第一浮柵介質層、第一浮柵、第一控制柵介質層、第一控制柵、第一阻擋層和第一硅化鎢層；