[發明專利]一種時延調整方法和裝置

在審

• 申請號: 201410850425.1
• 申請日: 2014-12-29
• 公開（公告）號: CN104571264A
• 公開（公告）日: 2015-04-29
• 發明（設計）人: 張匯洋;李謙;耿貴杰;張斌
• 申請（專利權）人: 大唐移動通信設備有限公司
• 主分類號: G06F1/08
• 分類號: G06F1/08
• 代理公司: 北京潤澤恒知識產權代理有限公司 11319
• 代理人: 劉祥景

技術領域

本發明涉及電路技術領域，特別是涉及一種時延調整方法和裝置。

背景技術

現場可編程門陣列(Field－Programmable?Gate?Array，FPGA)是專用集成電路領域中的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。當通過FPGA接收數據時，可以通過人工方式調整信號時延(數據時延)或隨路時鐘，從而獲得正確的數據。下面對這兩種方式進行說明。

(1)人工調整信號時延

在FPGA代碼中加入時延調整模塊對數據進行延時調整。使用該方法時，首先在FPGA的延時調整模塊中設置一個時延值，并將數模轉換器(Analog?to?Digital?Converter，ADC)芯片設置為調試模式，使ADC芯片發送可以預知的數據，例如預定的訓練序列，通過人工在FPGA側觀察從ADC芯片接收到的數據是否出錯，來對延時調整模塊的時延值進行更改，從而測量出FPGA接收數據不出錯時的時延范圍，然后，將數據的時延值設置為測量出的時延范圍的中心位置，其原理如圖1所示。

在圖1中，Clk是ADC芯片的隨路時鐘，數據(Data)是FPGA接收到的沒有經過延時的數據，數據延遲1(Data_dly1)與數據延遲2(Data_dly2)為不同信號時延下對應的數據，Td1和Td2為相對于上一次延時的數據，新的時延數據所增加的延時偏移量，最后得到FPGA接收數據不出錯時的時延范圍為0--Td1+Td2，將時延調整為(Td1+Td2)/2。

人工調整信號時延具有以下缺點：需要人為干預，調整效率較低，對人員的專業度和熟練度要求較高；另外，由于不同印制電路板走線不可能嚴格一致，所以必須對每臺設備單獨調整時延，這在設備進入大規模投產階段后會浪費大量的人力。

(2)人工調整時鐘相位

在FPGA代碼中加入鎖相環(Phase?Locked?Loop，PLL)模塊來對AD數據的隨路時鐘進行移相調整，通過時鐘相位的調整測量出FPGA接收數據不出錯時的相位范圍。將最終的相位偏移設置為測量出的相位范圍的中心位置，其原理如圖2所示。

在圖2中，時鐘相位1(Clk_p1)與時鐘相位2(Clk_p2)為不同相移下對應的時鐘，P1和P2為相對于上一次相移后時鐘，新的移相后的時鐘所增加的相位偏移量，最后得到接收數據不出錯時的相位范圍為0--P1+P2，調整后的時鐘相位為(P1+P2)/2。

圖3是現有技術中進行時鐘相位調整的裝置的示意圖，在圖3中，PLL為時鐘相位調整模塊，雙數據率端口輸出(Input?of?Double?Data?Rate?port，IDDR)為將雙邊沿數據轉換為單邊沿數據的模塊；DDR時鐘(ddr_clk)為ADC芯片給出的隨路時鐘，DDR數據(ddr_data)為從ADC芯片接收的雙邊沿數據，控制接口(ctrl_port)為人工調整時鐘相位的接口，PLL時鐘(pll_clk)為PLL模塊輸出的調整相位后的時鐘，數據(data)為ddr_data經過IDDR模塊后恢復出來的單邊沿數據。

ddr_data數據直接進入IDDR模塊，操作人員通過ctrl-port控制PLL模塊，使輸出的pll_clk的相位不斷變化，從而獲得對ddr_data的最佳采樣時鐘，實現對隨路時鐘的相位來進行。

人工調整時鐘相位具有以下缺點：需要人為干預，調整效率較低，對人員的專業度和熟練度要求較高；另外，該方法在各比特位數據時延嚴格一致的情況下，能夠很好地滿足要求，但是在各比特位時延不一致，采樣速率又很高的情況下，數據的采樣窗口可能會變為0，這就導致單獨調整隨路時鐘相位不能夠采到正確的數據。

因此，目前需要本領域技術人員迫切解決的一個技術問題就是：如何提高FPGA調整數據時延的效率。

發明內容

本發明實施例所要解決的技術問題是提供一種時延調整方法方法和裝置，以便提高FPGA調整數據時延的效率。

為了解決上述問題，本發明公開了一種時延調整方法，包括：現場可編程門陣列FPGA接收訓練序列；比較預定的訓練序列和接收的訓練序列；根據比較結果，對FPGA的數據時延和隨路時鐘進行調整。

優選地，根據比較結果，對FPGA的數據時延和隨路時鐘進行調整，包括：當比較結果為預定的訓練序列和接收的訓練序列不同時，對FPGA的數據時延和隨路時鐘進行調整。