[發(fā)明專利]一種時延調(diào)整方法和裝置

在審

• 申請?zhí)枺?/td>: 201410850425.1
• 申請日: 2014-12-29
• 公開（公告）號: CN104571264A
• 公開（公告）日: 2015-04-29
• 發(fā)明（設(shè)計(jì)）人: 張匯洋;李謙;耿貴杰;張斌
• 申請（專利權(quán)）人: 大唐移動通信設(shè)備有限公司
• 主分類號: G06F1/08
• 分類號: G06F1/08
• 代理公司: 北京潤澤恒知識產(chǎn)權(quán)代理有限公司 11319
• 代理人: 劉祥景

1.一種時延調(diào)整方法，其特征在于，包括：

現(xiàn)場可編程門陣列FPGA接收訓(xùn)練序列；

比較預(yù)定的訓(xùn)練序列和所述接收的訓(xùn)練序列；

根據(jù)比較結(jié)果，對所述FPGA的數(shù)據(jù)時延和隨路時鐘進(jìn)行調(diào)整。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，根據(jù)比較結(jié)果，對所述FPGA的數(shù)據(jù)時延和隨路時鐘進(jìn)行調(diào)整，包括：

當(dāng)所述比較結(jié)果為所述預(yù)定的訓(xùn)練序列和所述接收的訓(xùn)練序列不同時，對所述FPGA的數(shù)據(jù)時延和隨路時鐘進(jìn)行調(diào)整。

3.根據(jù)權(quán)利要求2所述的方法，其特征在于，對所述FPGA的數(shù)據(jù)時延和隨路時鐘進(jìn)行調(diào)整，包括：

對所述FPGA的數(shù)據(jù)時延進(jìn)行調(diào)整，使得時鐘上升沿所在位置為數(shù)據(jù)中心位置；

對隨路時鐘進(jìn)行調(diào)整，使得時鐘上升沿所在位置移動到數(shù)據(jù)的邊緣位置。

4.根據(jù)權(quán)利要求1所述的方法，其特征在于，根據(jù)比較結(jié)果，對所述FPGA的數(shù)據(jù)時延和隨路時鐘進(jìn)行調(diào)整，包括：

根據(jù)所述比較結(jié)果，對所述FPGA的數(shù)據(jù)時延和隨路時鐘進(jìn)行逐比特位調(diào)整。

5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的方法，其特征在于，F(xiàn)PGA接收訓(xùn)練序列，包括：

所述FPGA接收來自數(shù)模轉(zhuǎn)換器ADC芯片的訓(xùn)練序列。

6.一種時延調(diào)整裝置，其特征在于，包括：

接收模塊，用于接收訓(xùn)練序列；

比較模塊，用于比較預(yù)定的訓(xùn)練序列和所述接收的訓(xùn)練序列；

調(diào)整模塊，用于根據(jù)比較結(jié)果，對現(xiàn)場可編程門陣列FPGA的數(shù)據(jù)時延和隨路時鐘進(jìn)行調(diào)整。

7.根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述調(diào)整模塊用于：

當(dāng)所述比較結(jié)果為所述預(yù)定的訓(xùn)練序列和所述接收的訓(xùn)練序列不同時，對所述FPGA的數(shù)據(jù)時延和隨路時鐘進(jìn)行調(diào)整。

8.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述調(diào)整模塊用于：

對所述FPGA的數(shù)據(jù)時延進(jìn)行調(diào)整，使得時鐘上升沿所在位置為數(shù)據(jù)中心位置；

對隨路時鐘進(jìn)行調(diào)整，使得時鐘上升沿所在位置移動到數(shù)據(jù)的邊緣位置。

9.根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述比較模塊用于：

根據(jù)所述比較結(jié)果，對所述FPGA的數(shù)據(jù)時延和隨路時鐘進(jìn)行逐比特位調(diào)整。

10.根據(jù)權(quán)利要求6至9中任一項(xiàng)所述的裝置，其特征在于，所述接收模塊用于接收來自數(shù)模轉(zhuǎn)換器ADC芯片的訓(xùn)練序列。