[發(fā)明專利]半導(dǎo)體芯片和半導(dǎo)體芯片封裝

有效

• 申請(qǐng)?zhí)枺?/td>: 201410848251.5
• 申請(qǐng)日: 2014-12-31
• 公開(kāi)（公告）號(hào): CN104881079B
• 公開(kāi)（公告）日: 2019-05-03
• 發(fā)明（設(shè)計(jì)）人: 劉得平;盧臺(tái)佑
• 申請(qǐng)（專利權(quán)）人: 聯(lián)發(fā)科技股份有限公司
• 主分類號(hào): G06F1/10
• 分類號(hào): G06F1/10;G06F17/50;H01L23/488;H01L23/498
• 代理公司: 北京市萬(wàn)慧達(dá)律師事務(wù)所 11111
• 代理人: 張金芝;楊穎

本發(fā)明提供一種半導(dǎo)體芯片，包含第一電路，第二電路，第三電路，第一信號(hào)路徑和第二信號(hào)路徑。第一電路提供參考信號(hào)；第一信號(hào)路徑包括第一導(dǎo)電跡線以及從所述第一電路傳送所述參考信號(hào)至所述第二電路；第二信號(hào)路徑從所述第一電路傳送所述參考信號(hào)至所述第三電路，其中，所述第一信號(hào)路徑和所述第二信號(hào)路徑的時(shí)序偏移是平衡的，并且所述第一信號(hào)路徑和所述第二信號(hào)路徑是全局布線。本發(fā)明還提供一種半導(dǎo)體芯片封裝。本發(fā)明降低了設(shè)計(jì)復(fù)雜度并減少了設(shè)計(jì)時(shí)間，半導(dǎo)體芯片的設(shè)計(jì)更可靠。

【技術(shù)領(lǐng)域】

本發(fā)明關(guān)于半導(dǎo)體芯片，更具體地，關(guān)于平衡半導(dǎo)體芯片的時(shí)序偏移(timingskew)。

【背景技術(shù)】

在現(xiàn)代高速超大規(guī)模集成(high-speed very-large-scale integrated，VLSI)電路中，時(shí)鐘設(shè)計(jì)在決定芯片性能和促進(jìn)時(shí)序及設(shè)計(jì)收斂中起著至關(guān)重要的作用。時(shí)鐘布線(clock routing)在同步系統(tǒng)的布局設(shè)計(jì)中很重要，因?yàn)樗绊懞铣上到y(tǒng)(synthesizedsystem)的功能、面積、速度和功耗。因此，最小化時(shí)鐘的時(shí)序偏移對(duì)于VLSI設(shè)計(jì)的高性能和高速電路來(lái)說(shuō)一直是一個(gè)關(guān)鍵問(wèn)題。

通常，考慮到時(shí)序偏移、電路面積和功率消耗方面，執(zhí)行時(shí)鐘樹(shù)合成(clock treesynthesis，CTS)以插入緩沖器來(lái)減少時(shí)序偏移以及構(gòu)造時(shí)鐘樹(shù)來(lái)到達(dá)優(yōu)化的解決方案。然而，時(shí)鐘樹(shù)的時(shí)序偏移對(duì)于不同的工藝、溫度和電壓轉(zhuǎn)角(corner)變化相當(dāng)明顯。對(duì)于先進(jìn)的技術(shù)，這種影響會(huì)變得更糟。處理此問(wèn)題的一種方式是使用所提出的半導(dǎo)體芯片和封裝。

【發(fā)明內(nèi)容】

為了解決上述問(wèn)題，本發(fā)明提出了一種半導(dǎo)體芯片和半導(dǎo)體芯片封裝。

根據(jù)本發(fā)明的第一方面，提供一種半導(dǎo)體芯片，包含第一電路，第二電路，第三電路，第一信號(hào)路徑和第二信號(hào)路徑。第一電路提供參考信號(hào)；第一信號(hào)路徑包括第一導(dǎo)電跡線以及從所述第一電路傳送所述參考信號(hào)至所述第二電路；第二信號(hào)路徑從所述第一電路傳送所述參考信號(hào)至所述第三電路，其中，所述第一信號(hào)路徑和所述第二信號(hào)路徑的時(shí)序偏移是平衡的，并且所述第一信號(hào)路徑和所述第二信號(hào)路徑是全局布線。

根據(jù)本發(fā)明的第二方面，提供一種半導(dǎo)體芯片封裝，包含封裝基板和半導(dǎo)體芯片。封裝基板包括：第一接觸焊盤(pán)；第二接觸焊盤(pán)；以及第三接觸焊盤(pán)。半導(dǎo)體芯片，安裝在所述封裝基板上，包括：第一焊盤(pán)；第二焊盤(pán)；第三焊盤(pán)；第一電路，通過(guò)所述第一焊盤(pán)和第一連接單元耦接于所述第一接觸焊盤(pán)，用于提供參考信號(hào)；第二電路，通過(guò)所述第二焊盤(pán)和第二連接單元耦接于所述第二接觸焊盤(pán)；以及第三電路，通過(guò)所述第三焊盤(pán)和第三連接單元耦接于所述第三接觸焊盤(pán)。所述封裝基板還包括：第一信號(hào)路徑，從所述第一接觸焊盤(pán)傳送所述參考信號(hào)至所述第二接觸焊盤(pán)；以及第二信號(hào)路徑，從所述第一接觸焊盤(pán)傳送所述參考信號(hào)至所述第三接觸焊盤(pán)；其中所述第一信號(hào)路徑和所述第二信號(hào)路徑的時(shí)序偏移是平衡的。

上述半導(dǎo)體芯片和半導(dǎo)體芯片封裝降低了設(shè)計(jì)復(fù)雜度并減少了設(shè)計(jì)時(shí)間，半導(dǎo)體芯片的設(shè)計(jì)更可靠。

【附圖說(shuō)明】

圖1表示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體芯片100。

圖2表示根據(jù)本發(fā)明另一實(shí)施例的半導(dǎo)體芯片200。

圖3A表示根據(jù)本發(fā)明實(shí)施例的延遲單元300A。

圖3B表示根據(jù)本發(fā)明另一實(shí)施例的延遲單元300B。

圖3C表示根據(jù)本發(fā)明另一個(gè)實(shí)施例的延遲單元300C。

圖4表示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體芯片封裝400的橫截面圖。

圖5表示圖4的半導(dǎo)體芯片封裝400的上視圖的范例。

圖6表示圖5的封裝基板410的上視圖的范例。

【具體實(shí)施方式】