[發明專利]降低功率晶體管導通電阻的方法

有效

• 申請號: 201410843907.4
• 申請日: 2014-12-25
• 公開（公告）號: CN104538308A
• 公開（公告）日: 2015-04-22
• 發明（設計）人: 廖奇泊;陳俊峰;周雯
• 申請（專利權）人: 上海芯亮電子科技有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 上海漢聲知識產權代理有限公司 31236
• 代理人: 郭國中

技術領域

本發明涉及一種降低功率晶體管導通電阻的方法。

背景技術

由于在功率晶體管的操作上需要大電流及低導通電阻，在可靠性能的要求也逐漸提高。

如圖1所示，功率晶體管包括N型源極區1、N型反轉層2、第一金屬層3、層間絕緣體4、多晶硅柵(Gate?Poly)5、柵氧化層(Gate?Oxide)6、P井區7、N型外延區8、漏極9。在操作上要在柵極和源極之間加正電壓VGS來產生N型反轉層造成電流通路，在Drain?Source之間加正電壓VDS，以產生正向工作電流ID，因此導通電電阻會受源極(source)及N型反轉層通道電阻的影響。電流的路徑如圖2所示的虛線。

目前工藝上存在常見的局部通道高電阻的現象，具體來說，目前的功率晶體管工藝中，在多晶硅蝕刻后會以此為硬掩膜進行源極離子植入，如圖3和圖4所示，但是因蝕刻所造成的舷狀凸面10(board?profi?le)會影響局部離子植入的濃度而形成高電阻區域，這些高電阻區容易造成組件可靠度的問題并且難以在工藝上獲得及時的監控和改善，另外局部的高通道電阻區是最容易被燒毀、降低組件信賴性的區塊之一。

發明內容

針對現有技術中的缺陷，本發明的目的是提供一種降低功率晶體管導通電阻的方法，其可以消除目前工藝上常見的局部通道高電阻的現象，并進一步提升組件的可靠度。

根據本發明的一個方面，提供一種降低功率晶體管導通電阻的方法，其特征在于，其包括以下步驟：

步驟一，多晶硅沉積，以作為閘極控制導電層。

步驟二，多晶硅曝光，顯影及蝕刻以將閘極的設計形貌、圖案定義完成；

步驟三，多晶硅薄氧化，以形成保護膜并且消除蝕刻過程中所造成的傷害；

步驟四，氧化層蝕刻，控制蝕刻厚度為1200埃，以作為源極離子植入硅襯底的表面保護；

步驟五，源極離子植入，以定義源極并提供足夠的摻雜濃度。

與現有技術相比，本發明具有如下的有益效果：本發明可以消除目前工藝上常見的局部通道高電阻的現象，解決高功率晶體管工藝上因多晶硅輪廓所造成的局部高電，降低組件的導通電阻并進一步提升組件的可靠度。

附圖說明

通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明的其它特征、目的和優點將會變得更明顯：

圖1為現有功率晶體管的結構示意圖。

圖2為現有功率晶體管中電流的路徑的示意圖。

圖3為現有功率晶體管具有舷狀凸面的效果示意圖。

圖4為現有功率晶體管進行源極離子植入的示意圖。

圖5為本發明實現多晶硅輪廓的一種效果示意圖。

圖6為本發明實現多晶硅輪廓的另一種效果示意圖。

具體實施方式

下面結合具體實施例對本發明進行詳細說明。以下實施例將有助于本領域的技術人員進一步理解本發明，但不以任何形式限制本發明。應當指出的是，對本領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干變形和改進。這些都屬于本發明的保護范圍。

本發明降低功率晶體管導通電阻的方法包括以下步驟：

步驟一，多晶硅沉積，以作為閘極控制導電層，即形成多晶硅柵5，多晶硅柵5的下方設有柵氧化層6。

步驟二，多晶硅曝光，顯影及蝕刻以將閘極的設計形貌、圖案定義完成；

步驟三，多晶硅薄氧化，以形成保護膜并且消除蝕刻過程中所造成的傷害；

步驟四，氧化層蝕刻，控制蝕刻厚度為1200埃，以作為源極離子植入硅襯底的表面保護，避免源極離子植入的隧道效應；

步驟五，源極離子植入，以定義源極并提供足夠的摻雜濃度。

本發明可以提供一個均勻的導通電阻，消除因局部高電阻區域造成組件可靠度的問題。本發明提供一個良好的多晶硅輪廓(如圖5和圖6所示)，消除局部高電阻區域。

以上對本發明的具體實施例進行了描述。需要理解的是，本發明并不局限于上述特定實施方式，本領域技術人員可以在權利要求的范圍內做出各種變形或修改，這并不影響本發明的實質內容。