[發明專利]一種提升模擬版圖后端驗證可靠性的方法

在審

• 申請號: 201410840475.1
• 申請日: 2014-12-24
• 公開（公告）號: CN105787145A
• 公開（公告）日: 2016-07-20
• 發明（設計）人: 李秋敏
• 申請（專利權）人: 鉅泉光電科技（上海）股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海申新律師事務所 31272
• 代理人: 竺路玲

技術領域

本發明涉及IC版圖驗證技術，尤其涉及一種提升模擬版圖后端驗 證可靠性的方法。

背景技術

版圖設計(layout)是將集成電路的原理器件及連接(schematic) 轉化成物理圖形(mask)映射到硅片上，通過IC工藝加工獲得具有與 集成電路原理設計性能一致的芯片(IC)，版圖設計是集成電路設計和 IC工藝加工的橋梁，現今版圖設計一般先通過軟件實現模擬，即模擬版 圖設計。保證版圖設計與前端集成電路設計的一致性固然重要，但還需 要進行版圖設計的后端驗證，以保證版圖設計的可靠性。版圖設計的后 端驗證包括DRC(DesignruleCheck)、LVS(LayoutversusSchematic)、 ERC(Electricalrulecheck)、PEX(Parasiticparameterextraction)， 其中還應該有一個完善的可控流程。

在原理圖轉化成版圖之后，必須考慮版圖的設計是否能真實反應原 理圖的最初設計性能，其中包括是否有DRC違反了規則，從而導致在芯 片制造工程中出現開路和短路的情況；還有，要做LVS和ERC的檢查來 保證電氣連接關系正確，器件的實際尺寸一致，是否有懸空的線造成不 必要的天線效應；最后，進行寄生參數的提取(PEX)，來規避由于工藝 原因產生的寄生出來的多余器件影響到原本電路設計的性能，剔除這些 寄生出來的器件以后，就可以還原最真實的版圖設計。所以要進行后仿 真，即將寄生參數與版圖設計合二為一提出一個網標來進行仿真，看是 否能有影響到最初的電路原理圖的仿真性能。如果有影響到，就要進入 到一個循環的流程，重新進行設計上的調整，以使得版圖設計在考慮工 藝影響的因素以后還能體現最初的電路原理圖的性能需求。

現有技術中一般采用如下幾種后端驗證的方法：

一、在LVS中只對比了版圖和原理圖的連線關系以及MOS管的W/L 值、電阻的阻值和電容的容值。此種方法會帶來風險，因為在設計功能 模塊的版圖時，由于在頂層全局版圖(TOP層)給功能模塊(小模塊) 留的位置是有限制的，限制了功能模塊的形狀，這就意味著當電路有尺 寸大的電阻、電容的時候，在版圖上會進行拆分(但會保證電阻、電容 的Width和Length值是與電路一致的)，但有時電路并沒有根據版圖上 的拆分形式而及時去更新，在命令文件中計算電阻值的公式為：

Rend＝13.4e-6

RS＝130

deltaW＝-0.017e-6

R＝2*Rend/(W*0.9+deltaW)+Rs*L*0.9/(W*0.9+deltaW)

這就意味著如果電路上是一根W/L＝6/3的電阻，而版圖拆分成了兩 根W/L＝3/3的電阻，但根據上述公式計算出來的R(阻值)由于除了W、L 外的其它變量的存在而變得不同，而W/L值卻是一樣的，所以在LVS報 告中就會報出很多電阻、電容值有偏差的，而沒有辦法去分辨哪個是由 于拆分引起的不需修改的偏差，哪個是由于確實W/L畫錯了導致的需要 改的偏差，從而給電路的關鍵設計參數體現在版圖上帶來了很大的錯誤 隱患，也給后期芯片測試debug帶來了巨大的工作量，影響產品參與到 市場競爭的最佳時期；

二、在版圖后端驗證的設計流程中沒有加入后仿真程序，只輕信版 圖設計的后端驗證DRC、LVS、ERC的驗證結果。此種方法也給電路的關 鍵設計參數體現在版圖上帶來了很大的錯誤隱患，也給后期芯片測試 debug帶來了巨大的工作量，同樣會影響產品參與到市場競爭的最佳時 期；

三、在最終完成的版圖中沒有檢查懸空的線(在LVS的報告中會有 體現，要根據坐標去查)。此種方法會造成在敏感信號上面加的屏蔽線 (屏蔽線能夠保護易受干擾的信號不被噪聲侵襲，屏蔽線很重要)忘記 接電位的情況，直接懸空在那里，那么就會造成一個極其嚴重的后果就 是在版圖上噪聲到處走，不能通過干凈的路徑泄放到大地，從而敏感信 號受到侵襲，芯片性能直接受到危害，嚴重影響芯片的預期性能。

可見，現有技術中存在諸多會影響到后端驗證可靠性的因素，給產 品的性能和入市時間都帶來了負面影響。

發明內容