[發明專利]集成電路以及利用其測試半導體器件的方法

有效

• 申請號: 201410838512.5
• 申請日: 2014-12-29
• 公開（公告）號: CN104979015B
• 公開（公告）日: 2020-10-13
• 發明（設計）人: 鄭宇植;李瑗善;權五翰;金仁泰
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C29/00
• 分類號: G11C29/00
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 俞波;周曉雨

一種集成電路包括：第一失敗信息儲存單元至第三失敗信息儲存單元；輸入選擇單元，其適于將每當對待測器件(DUT)執行多個測試中的每個時產生的多條失敗信息交替地儲存在第一失敗信息儲存單元和第二失敗信息儲存單元中；以及儲存選擇單元，其適于將來自未被輸入選擇單元選中的第一失敗信息儲存單元或第二失敗信息儲存單元的多條失敗信息遷移至第三失敗信息儲存單元，同時在遷移中排除重疊失敗信息。

相關申請的交叉引用

本申請要求2014年4月8日提交的申請號為10-2014-0041815的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本發明的各種實施例涉及半導體設計技術，且更具體而言，涉及測試半導體器件。

背景技術

通常，半導體器件在出貨之前要通過各種類型的測試，并且通過測試來驗證半導體器件的操作。

當對半導體器件執行各種類型的測試時，在每個測試期間產生失敗信息。基于失敗信息，可以采用各種方式來修復半導體器件以校正失敗，使得器件正常地執行操作。

如上所述，需要執行各種類型的測試，并且每當執行一個測試可能產生各條失敗信息。然而，每當完成每個測試時就立即提供失敗信息，對修復半導體器件而言可能效率非常低。

因而，順序地并且密集地執行多個測試，將每個測試中產生的多條失敗信息共同地儲存在特定的儲存器中，然后執行用于相應測試的修復操作。

圖1是用于描述在測試器所包括的儲存空間中儲存測試失敗信息的現有方法的圖。

供作參考，圖1圖示用于儲存與諸如DDR SDRAM的半導體存儲器件中的多個缺陷存儲器單元有關的信息的方法。然而，這是一個實例，在用于半導體器件的測試工藝期間可能產生各條失敗信息。

由于多個存儲器單元被布置成陣列，所以需要行地址和列地址來指明發生失敗的缺陷存儲器單元。

因而，現有的方法在測試設備的儲存器中儲存缺陷存儲器單元的行地址和列地址。

在對多個存儲器單元執行多個測試時，可以重復地對相同的存儲器單元執行失敗判斷。

然而，由于多個測試是順序地并且緊密地執行的，因此未通過測試中的任何測試的存儲器單元的行地址和列地址都被儲存，無論相應的失敗信息是否彼此重疊。

因而，可能重復地儲存了表示相同存儲器單元的行地址和列地址。例如，參見圖1，列/行地址1/2、4/4和7/8在第一測試中被確定為失敗地址并且被儲存。然后，列/行地址1/2、4/4和7/8在第二測試中被再次確定為失敗地址并且被儲存。出現這樣的情況是因此當施加多個測試時很可能在缺陷存儲器單元中反復出現錯誤。

當在相應測試期間產生的多個失敗信息被重復地儲存時，需要增加用于儲存失敗信息的儲存空間，導致測試成本不可避免地增加。

發明內容

各種實施例針對集成電路、包括所述集成電路的測試器以及所述測試器的操作方法，所述集成電路可以在順序地并且緊密地執行多個測試時將重疊失敗信息所引起的儲存空間的增加最小化。

在本發明的一個實施例中，一種集成電路可以包括：第一失敗信息儲存單元至第三失敗信息儲存單元；輸入選擇單元，其適于將每當對待測器件(DUT)執行多個測試中的每個時產生的多條失敗信息交替地儲存在第一失敗信息儲存單元和第二失敗信息儲存單元中；以及儲存選擇單元，其適于將來自未被輸入選擇單元選中的第一失敗信息儲存單元或第二失敗信息儲存單元的多條失敗信息遷移至所述第三失敗信息儲存單元，同時在遷移中排除重疊失敗信息。