[發明專利]集成電路以及利用其測試半導體器件的方法有效
| 申請號： | 201410838512.5 | 申請日： | 2014-12-29 |
| 公開（公告）號： | CN104979015B | 公開（公告）日： | 2020-10-13 |
| 發明（設計）人： | 鄭宇植;李瑗善;權五翰;金仁泰 | 申請（專利權）人： | 愛思開海力士有限公司 |
| 主分類號： | G11C29/00 | 分類號： | G11C29/00 |
| 代理公司： | 北京弘權知識產權代理事務所(普通合伙) 11363 | 代理人： | 俞波;周曉雨 |
| 地址： | 韓國*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關鍵詞： | 集成電路 以及 利用 測試 半導體器件 方法 | ||
1.一種集成電路，包括：
第一失敗信息儲存單元至第三失敗信息儲存單元；
輸入選擇單元，其適于：將每當對待測器件執行多個測試中的一個測試時產生的多條失敗信息儲存在所述第一失敗信息儲存單元中，以及將每當對待測器件執行所述多個測試中的另一個測試時產生的多條失敗信息儲存在所述第二失敗信息儲存單元中；以及
儲存選擇單元，其適于：將來自未被所述輸入選擇單元選中的所述第一失敗信息儲存單元或所述第二失敗信息儲存單元的所述多條失敗信息遷移至所述第三失敗信息儲存單元，同時在遷移中排除重疊失敗信息。
3.如權利要求2所述的集成電路，其中，所述儲存選擇單元將剩余失敗信息儲存在所述第三失敗信息儲存單元中，然后將所述選中的失敗信息儲存單元初始化，所述剩余失敗信息是從儲存在所述選中的失敗信息儲存單元中的所述多條失敗信息排除了與儲存在所述第三失敗信息儲存單元中的所述多條失敗信息重疊的所述重疊失敗信息而獲得的。
4.如權利要求2所述的集成電路，其中，所述儲存選擇單元包括：
輸出選擇單元，其適于：每當對所述待測器件執行所述測試中的每個時，以與所述輸入選擇單元的選擇相反的方式來選擇所述第一失敗信息儲存單元或所述第二失敗信息儲存單元，以及在對所述待測器件執行全部的測試之后，在所述第一失敗信息儲存單元和所述第二失敗信息儲存單元之間選擇對所述待測器件執行最后的測試時由所述輸入選擇單元選中的失敗信息儲存單元；以及
儲存操作單元，其適于：將儲存在由所述輸出選擇單元選中的失敗信息儲存單元中的所述多條失敗信息與儲存在所述第三失敗信息儲存單元中的所述多條失敗信息進行比較，以及將根據比較結果排除所述重疊失敗信息所獲得的剩余失敗信息儲存在所述第三失敗信息儲存單元中。
5.如權利要求4所述的集成電路，其中，所述輸入選擇單元將每當對所述待測器件執行所述多個測試之中的奇數編號的測試時產生的多條失敗信息儲存在所述第一失敗信息儲存單元中，以及將每當對所述待測器件執行所述多個測試之中的偶數編號的測試時產生的多條失敗信息儲存在所述第二失敗信息儲存單元中。
6.如權利要求5所述的集成電路，其中，每當對所述待測器件執行所述多個測試之中的偶數編號的測試時，所述輸出選擇單元將所述第一失敗信息儲存單元的輸出端子與所述儲存操作單元耦接，而不將所述第二失敗信息儲存單元的輸出端子與所述儲存操作單元耦接，
每當對所述待測器件執行所述多個測試之中的奇數編號的測試時，所述輸出選擇單元將所述第二失敗信息儲存單元的輸出端子與所述儲存操作單元耦接，而不將所述第一失敗信息儲存單元的輸出端子與所述儲存操作單元耦接，
當所述多個測試之中的最后的測試為奇數編號的測試時，在對所述待測器件執行全部的測試之后的預設時段，所述輸出選擇單元將所述第一失敗信息儲存單元的輸出端子與所述儲存操作單元耦接，而不將所述第二失敗信息儲存單元的輸出端子與所述儲存操作單元耦接，以及
當所述多個測試之中的最后的測試為偶數編號的測試時，在對所述待測器件執行全部的測試之后的所述預設時段，所述輸出選擇單元將所述第二失敗信息儲存單元的輸出端子與所述儲存操作單元耦接，而不將所述第一失敗信息儲存單元的輸出端子與所述儲存操作單元耦接。
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