[發(fā)明專利]測(cè)試器件及其操作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410838237.7
• 申請(qǐng)日: 2014-12-29
• 公開（公告）號(hào): CN104977522B
• 公開（公告）日: 2019-05-31
• 發(fā)明（設(shè)計(jì)）人: 金鎮(zhèn)昱
• 申請(qǐng)（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28
• 代理公司: 北京弘權(quán)知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11363
• 代理人: 俞波;毋二省

一種測(cè)試器件，包括：電路建模部，其適于通過以測(cè)試目標(biāo)電路與模型電路之間的一對(duì)一或一對(duì)多的關(guān)系對(duì)測(cè)試目標(biāo)電路建模來產(chǎn)生一個(gè)或多個(gè)模型電路；以及測(cè)試操作部，其適于將模型電路合成、以及對(duì)模型電路執(zhí)行測(cè)試操作。

相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求2014年4月10日提交的申請(qǐng)?zhí)枮?0-2014-0043162的韓國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

本發(fā)明的示例性實(shí)施例涉及一種半導(dǎo)體設(shè)計(jì)技術(shù)，且更具體而言，涉及一種測(cè)試測(cè)試目標(biāo)電路的測(cè)試器件。

背景技術(shù)

諸如雙數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR SDRAM)的半導(dǎo)體器件需要在投放市場(chǎng)之前以各種方式來測(cè)試。這種電路可以在現(xiàn)場(chǎng)可編程門陣列(FPGA)上測(cè)試。FPGA由于其能被快速地設(shè)計(jì)、具有低實(shí)施成本以及具有設(shè)計(jì)靈活性而是有優(yōu)勢(shì)的。因此，其被頻繁地用于測(cè)試集成電路。然而，難以在FPGA上測(cè)試從晶體管級(jí)設(shè)計(jì)的完全自定義的電路。

將描述在FPGA上設(shè)計(jì)測(cè)試目標(biāo)電路和將測(cè)試目標(biāo)電路合成的工藝。

在測(cè)試目標(biāo)電路經(jīng)由線路圖工具來設(shè)計(jì)之后，線路圖工具產(chǎn)生與測(cè)試目標(biāo)電路相對(duì)應(yīng)的網(wǎng)表。網(wǎng)表是由用于仿真或用于布局對(duì)比線路圖(Layout Versus Schematic，LVS)自動(dòng)化的線路圖工具產(chǎn)生的文件。網(wǎng)表含有關(guān)于合成電路的信息，該合成電路包括利用FPGA可識(shí)別的合成電路的互連關(guān)系和節(jié)點(diǎn)。FPGA應(yīng)用網(wǎng)表并且對(duì)合成電路執(zhí)行測(cè)試操作。然而，在具有若干異步元件的專門設(shè)計(jì)的電路中，邏輯仿真可以被執(zhí)行，但是在FPGA上難以評(píng)估的這種電路。

發(fā)明內(nèi)容

本發(fā)明的各種實(shí)施例針對(duì)一種測(cè)試器件，其能夠?qū)Ω鞣N類型的測(cè)試目標(biāo)電路建模，將各種類型的模型電路合成、以及測(cè)試合成電路。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種測(cè)試器件包括：電路建模部，其適于通過以測(cè)試目標(biāo)電路與模型電路之間的一對(duì)一、或者一對(duì)多的關(guān)系對(duì)測(cè)試目標(biāo)電路建模，來產(chǎn)生一個(gè)或多個(gè)模型電路；以及測(cè)試操作部，其適于將模型電路合成、以及對(duì)模型電路執(zhí)行測(cè)試操作。

電路建模部可以利用一對(duì)多的關(guān)系來對(duì)測(cè)試目標(biāo)電路建模，以基于測(cè)試目標(biāo)電路的延遲量來產(chǎn)生不同類型的模型電路。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種操作測(cè)試器件的方法包括：利用一對(duì)一的關(guān)系對(duì)測(cè)試目標(biāo)電路中的第一測(cè)試目標(biāo)電路建模，以產(chǎn)生第一模型電路；利用一對(duì)多的關(guān)系對(duì)測(cè)試目標(biāo)電路中的第二測(cè)試目標(biāo)電路建模，以產(chǎn)生第二模型電路；以及通過將第一模型電路和第二模型電路合成來執(zhí)行測(cè)試操作。

對(duì)第二測(cè)試目標(biāo)電路建模可以包括基于第二測(cè)試目標(biāo)電路的延遲量來確定第二模型電路的電路類型。

對(duì)第二測(cè)試目標(biāo)電路建模可以包括當(dāng)延遲量小于預(yù)定的延遲量時(shí)產(chǎn)生第一類型的第二模型電路；而當(dāng)延遲量大于或等于預(yù)定的延遲量時(shí)產(chǎn)生第二類型的第二模型電路。

第一類型的第二模型電路的電路面積可以與延遲量成正比。

第一類型的第二模型電路可以在與延遲量相對(duì)應(yīng)的時(shí)段期間執(zhí)行移位操作。

第二類型的第二模型電路的電路面積可以大體上是恒定的，而與延遲量無關(guān)。

第二類型的第二模型電路可以將計(jì)數(shù)操作執(zhí)行與延遲量相對(duì)應(yīng)的次數(shù)。

第一類型的第二模型電路和第二類型的第二模型電路可以是同步電路。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種測(cè)試器件包括：電路建模部，其適于基于測(cè)試目標(biāo)電路的延遲量來產(chǎn)生各種類型的模型電路；以及測(cè)試操作部，其適于將模型電路合成、以及對(duì)模型電路執(zhí)行測(cè)試操作。

模型電路可以包括當(dāng)延遲量低于預(yù)定的延遲量時(shí)產(chǎn)生的第一類型的模型電路、和當(dāng)延遲量大于或等于預(yù)定的延遲量時(shí)產(chǎn)生的第二類型的模型電路。