[發(fā)明專利]時鐘延遲方法、裝置、延遲鎖相環(huán)及數(shù)字時鐘管理單元有效
| 申請?zhí)枺?/td> | 201410835917.3 | 申請日： | 2014-12-26 |
| 公開（公告）號： | CN104579320B | 公開（公告）日： | 2018-09-18 |
| 發(fā)明（設(shè)計）人： | 包朝偉;崔社濤;姚韡榮;王佩寧 | 申請（專利權(quán)）人： | 浙江大學(xué);深圳市國微電子有限公司 |
| 主分類號： | H03L7/08 | 分類號： | H03L7/08;H03L7/081 |
| 代理公司： | 深圳鼎合誠知識產(chǎn)權(quán)代理有限公司 44281 | 代理人： | 江婷;李發(fā)兵 |
| 地址： | 310027*** | 國省代碼： | 浙江;33 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 輸出時鐘 輸入時鐘 輸入時鐘延遲 時鐘延遲 對齊 延遲線 延遲鎖相環(huán) 管理單元 數(shù)字時鐘 時鐘周期 芯片系統(tǒng) 逐次逼近 二分式 鎖定 超前 輸出 滯后 | ||
本發(fā)明公開時鐘延遲方法、裝置、延遲鎖相環(huán)及數(shù)字時鐘管理單元，時鐘延遲方法包括：步驟一、通過延遲線將輸入時鐘延遲Ti，得到輸出時鐘；步驟二、比較輸入時鐘和輸出時鐘，若輸入時鐘滯后于輸出時鐘，回到步驟一重新通過延遲線將輸入時鐘延遲(Ti+Tx)/2，若輸入時鐘超前于輸出時鐘，回到步驟一重新通過延遲線將輸入時鐘延遲(Ty+Ti)/2；直到輸入時鐘和輸出時鐘對齊，輸出與輸入時鐘對齊的輸出時鐘。本發(fā)明通過以上技術(shù)方案，采用的是二分式逐次逼近的方式來實現(xiàn)對齊，最多需要N個時鐘周期，在輸入時鐘和輸出時鐘相差較大的情況下，加快了DLL的鎖定速度，提高了芯片系統(tǒng)的工作速度。
技術(shù)領(lǐng)域
本發(fā)明涉及電子技術(shù)領(lǐng)域，尤其涉及一種時鐘延遲方法、裝置、延遲鎖相環(huán)及數(shù)字時鐘管理單元。
背景技術(shù)
現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)中存在數(shù)字時鐘管理(DCM)單元，主要提供三種功能：時鐘去歪斜、頻率合成和相移。其中的時鐘去歪斜由延遲鎖相環(huán)(DLL，Delayed Loop Lock)來實現(xiàn)。
輸入時鐘(CLKIN)在傳輸過程中，由于負載電容和時鐘分布網(wǎng)絡(luò)的影響，會導(dǎo)致到達各處的相位不一致，因而形成歪斜(Skew)。延遲鎖相環(huán)可以將輸入時鐘和輸出時鐘(CLKOUT)的相位對齊，消除歪斜。
現(xiàn)有延遲鎖相環(huán)將輸入時鐘和輸出時鐘的相位對齊的原理如下：鑒相器(PD)檢測CLKIN和CLKOUT的相位差，送到邏輯控制單元(Logic)，邏輯控制單元(Logic)輸出控制信號控制移位寄存器(Counter)的翻轉(zhuǎn)，移位寄存器(Counter)每翻轉(zhuǎn)一次，延遲線中被用到的延遲單元的數(shù)量增加或減少一個，相應(yīng)地，移位寄存器(Counter)每翻轉(zhuǎn)一次，則增加或減少一個延遲單元的延遲時間(以下將一個延遲單元的延遲時間簡稱為單位延遲時間)，也就是說，現(xiàn)有技術(shù)是通過移位寄存器(Counter)一次一次的翻轉(zhuǎn)，逐次增加或減少一個單位延遲時間的方式來實現(xiàn)對齊，若延遲線中包括2N個延遲單元，移位寄存器(Counter)最多時候需要翻轉(zhuǎn)2N次，延遲線中的單位延遲時間通常非常小，如果為0.1ns，那么移位寄存器(Counter)每翻轉(zhuǎn)一次，增加或減少0.1ns的延遲時間。
當CLKIN和CLKOUT相差較大的時候，采用上述現(xiàn)有技術(shù)，則需要移位寄存器轉(zhuǎn)多次才能實現(xiàn)時鐘對齊。例如在芯片面積較大的FPGA芯片中(如200萬門的FPGA)，由于傳輸線的延遲和時鐘網(wǎng)絡(luò)寄生電容的影響，CLKIN和CLKOUT的相位差通常達到2ns，若CLKIN的頻率為100MHz，其周期為10ns，想要實現(xiàn)CLKIN和CLKOUT的相位對齊，則需要將CLKOUT向后推8ns，而延遲線中每一個延遲單元的能提供0.1ns的延遲，那么需要80個延遲單元提供延遲，即需要移位寄存器(Counter)翻轉(zhuǎn)80次，才能將CLKIN和CLKOUT的相位對齊，導(dǎo)致延遲鎖相環(huán)的鎖定時間很長，鎖定速度慢，這將影響芯片系統(tǒng)的工作速度。
發(fā)明內(nèi)容
本發(fā)明提供的時鐘延遲方法、裝置、延遲鎖相環(huán)及數(shù)字時鐘管理單元，解決輸入時鐘和輸出時鐘相差較大的情況下，如何快速實現(xiàn)輸入時鐘和輸出時鐘對齊的問題。
為解決上述技術(shù)問題，本發(fā)明采用以下技術(shù)方案:
一種時鐘延遲方法，其特征在于，包括：
步驟一、通過延遲線將輸入時鐘延遲Ti，得到輸出時鐘；
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