[發(fā)明專利]一種基于FPGA的光柵細(xì)分裝置及方法

在審

• 申請?zhí)枺?/td>: 201410832041.7
• 申請日: 2014-12-29
• 公開（公告）號: CN104567955A
• 公開（公告）日: 2015-04-29
• 發(fā)明（設(shè)計）人: 李彬華;丁旭
• 申請（專利權(quán)）人: 昆明理工大學(xué)
• 主分類號: G01D5/34
• 分類號: G01D5/34
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及一種基于FPGA的光柵細(xì)分裝置及方法，屬于光柵細(xì)分處理技術(shù)領(lǐng)域。

背景技術(shù)

光柵作為精密測量的一種工具，已在精密儀器、大行程精密定位、高精度加工等領(lǐng)域得到了廣泛的應(yīng)用。光柵測量技術(shù)是以光柵形成的莫爾條紋為基礎(chǔ)的。由于兩塊疊放在一起的光柵的相對移動，會產(chǎn)生光強度周期性的變化，此光信號經(jīng)光電轉(zhuǎn)換成周期性的電信號，對此電信號進(jìn)行一系列處理，即可獲得光柵相對移動的位移量。

通過對莫爾條紋的進(jìn)一步細(xì)分，光柵測量可以獲得更高的精度。莫爾條紋細(xì)分方法有光學(xué)細(xì)分法、機(jī)械細(xì)分法和電子學(xué)細(xì)分法。所謂電子學(xué)細(xì)分法是把周期性變化的莫爾條紋信號，經(jīng)光電轉(zhuǎn)換和信號處理后得到較理想的正弦信號，用電子學(xué)的方法對正弦波再進(jìn)行細(xì)分。電子細(xì)分法的實時性非常好，讀數(shù)很快，適合于動態(tài)測量場合，這些優(yōu)點恰好是電力傳動系統(tǒng)所看重的，所以電子細(xì)分法已經(jīng)成為目前細(xì)分技術(shù)主流。

電子學(xué)細(xì)分方法主要有以下六種：四倍頻細(xì)分辨向法、幅值分割細(xì)分法、鎖相倍頻細(xì)分法、電阻鏈移相細(xì)分法、載波調(diào)制細(xì)分法。四倍頻辨向細(xì)分和電阻鏈移相細(xì)分電路雖然簡單但細(xì)分倍數(shù)很低。鎖相倍頻細(xì)分和載波調(diào)制細(xì)分對編碼器輸入信號頻率要求很高，如果頻率變化過快會導(dǎo)致細(xì)分誤差大。幅值分割方法細(xì)分倍數(shù)高，適合高倍頻細(xì)分場合，但通常采用信號調(diào)理電路和單片機(jī)或和DSP結(jié)合辦法，由于單片機(jī)和DSP在處理細(xì)分算法時速度也不夠快，導(dǎo)致細(xì)分裝置在高精度、高分辨率細(xì)分場合不能滿足要求，而且最多只能實現(xiàn)上百細(xì)分。由于集成邏輯器器件的飛速發(fā)展，利用可編程邏輯器件高速并行處理能夠提高處理速度和集成化。

發(fā)明內(nèi)容

針對上述現(xiàn)有技術(shù)，為克服單片機(jī)和DSP導(dǎo)致的運算速度慢的缺點，提高細(xì)分倍數(shù)等，本發(fā)明提供了一種基于FPGA的光柵細(xì)分裝置及方法。

本發(fā)明的技術(shù)方案是：一種基于FPGA的光柵細(xì)分裝置，包括輸入信號1、差分放大電路Ⅰ2、差分放大電路Ⅱ3、絕對值電路Ⅰ4、絕對值電路Ⅱ5、比較器Ⅰ6、模擬選擇器7、比較器Ⅱ8、過零比較電路Ⅰ9、過零比較電路Ⅱ10、跟隨電路11、A/D轉(zhuǎn)換電路12、FPGA器件13；

其中，F(xiàn)PGA器件13輸出信號控制A/D轉(zhuǎn)換電路12的時鐘和片選端；

輸入信號1經(jīng)過差分放大電路Ⅰ2、差分放大電路Ⅱ3后：經(jīng)過過零比較電路Ⅰ9、過零比較電路Ⅱ10生成2位電平信號；同時經(jīng)過絕對值電路Ⅰ4、絕對值電路Ⅱ5得到絕對值信號：絕對值信號經(jīng)過比較器Ⅱ8得到1位電平信號，絕對值信號同時經(jīng)過比較器Ⅰ6、模擬選擇器7、跟隨電路11、A/D轉(zhuǎn)換電路12將讀數(shù)頭輸出的正弦信號每個周期分成8個線性區(qū)間并對8個區(qū)間逐個進(jìn)行精細(xì)分得到8位電平信號；

3位電平信號、8位電平信號同時輸入至FPGA器件13。

所述FPGA器件13包括A/D控制模塊、數(shù)據(jù)緩沖模塊、8細(xì)分模塊、綜合數(shù)據(jù)處理模塊；其中A/D控制模塊通過輸出接口與A/D轉(zhuǎn)換電路12控制端相連，A/D轉(zhuǎn)換電路12通過FPGA器件13的輸入接口與數(shù)據(jù)緩沖模塊相連，比較器8、過零比較電路Ⅰ9和過零比較電路Ⅱ10通過FPGA器件13的輸入接口與8細(xì)分模塊相連，數(shù)據(jù)緩沖模塊、8細(xì)分模塊再與綜合數(shù)據(jù)處理模塊相連，綜合數(shù)據(jù)處理模塊與FPGA器件13輸出接口相連。

所述A/D模塊為鎖相環(huán)PLL電路；其中鎖相環(huán)PLL電路的頻率輸出端連接A/D轉(zhuǎn)換電路12控制端。

所述數(shù)據(jù)緩沖模塊包括D觸發(fā)器Ⅰ和D觸發(fā)器Ⅱ；其中A/D轉(zhuǎn)換電路12輸出端與D觸發(fā)器Ⅰ的輸入端相連，D觸發(fā)器Ⅰ的輸出端連接D觸發(fā)器Ⅱ的輸入端，D觸發(fā)器Ⅱ的輸出端與綜合數(shù)據(jù)處理模塊輸入端連接。

所述8細(xì)分模塊包括D觸發(fā)器Ⅲ、D觸發(fā)器Ⅳ、數(shù)值比較器Ⅰ、D觸發(fā)器Ⅴ、D觸發(fā)器Ⅵ、數(shù)值比較器Ⅱ和計數(shù)器；其中3位電平信號依次緩存到D觸發(fā)器Ⅲ、D觸發(fā)器Ⅳ；數(shù)值比較器Ⅰ比較D觸發(fā)器Ⅲ、D觸發(fā)器Ⅳ的緩存值輸出2路電平信號到D觸發(fā)器Ⅴ；2路電平信號依次緩存到D觸發(fā)器Ⅴ和D觸發(fā)器Ⅵ；數(shù)值比較器Ⅱ比較D觸發(fā)器Ⅴ和D觸發(fā)器Ⅵ的緩存電平信號輸出控制信號至計數(shù)器；計數(shù)器輸出端與綜合數(shù)據(jù)處理模塊輸入端連接。