[發(fā)明專利]非易失性存儲(chǔ)器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410822230.6
• 申請(qǐng)日: 2014-12-19
• 公開（公告）號(hào): CN104461399B
• 公開（公告）日: 2018-08-28
• 發(fā)明（設(shè)計(jì)）人: 景蔚亮;陳邦明
• 申請(qǐng)（專利權(quán)）人: 上海新儲(chǔ)集成電路有限公司
• 主分類號(hào): G06F3/06
• 分類號(hào): G06F3/06;G06F12/02
• 代理公司: 上海申新律師事務(wù)所 31272
• 代理人: 吳俊

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種非易失性存儲(chǔ)器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法，具體包括非易失性存儲(chǔ)器、處理器；處理器通過一類FIFO寫緩存器與非易失性存儲(chǔ)器連接，以緩解處理器對(duì)非易失性存儲(chǔ)器的寫延遲；本發(fā)明技術(shù)方案，用嵌入式DRAM構(gòu)成的類FIFO寫緩存器，每次成功將類FIFO寫緩存器內(nèi)的數(shù)據(jù)寫入到非易失性存儲(chǔ)器，類FIFO寫緩存器中的數(shù)據(jù)均做一次移位操作，即所有數(shù)據(jù)刷新了一次，從而無需額外的刷新電路，降低了芯片的面積，同時(shí)采用嵌入式DRAM結(jié)構(gòu)的存儲(chǔ)單元能夠進(jìn)一步降低緩沖器的尺寸，從而降低了芯片成本，提高系統(tǒng)性能。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種非易失性存儲(chǔ)器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法。

背景技術(shù)

隨著便攜式電子設(shè)備的不斷普及,人們對(duì)于高密度、高速度、低功耗以及低成本的非揮發(fā)存儲(chǔ)器的需求也在與日俱增。目前,Flash仍是非揮發(fā)存儲(chǔ)技術(shù)的主流,占據(jù)了非揮發(fā)存儲(chǔ)器市場(chǎng)約90％的份額,但隨著半導(dǎo)體工藝技術(shù)代的不斷推進(jìn),Flash遇到了越來越多的瓶頸問題,比如浮柵厚度不能隨著器件尺寸的縮小而無限制地減薄。此外，F(xiàn)lash的其它技術(shù)缺點(diǎn)也限制了其應(yīng)用,如操作電壓高、寫入速度慢等，這就迫使人們尋找性能更為優(yōu)越的下一代非揮發(fā)存儲(chǔ)技術(shù)。隨著新型存儲(chǔ)技術(shù)的不斷發(fā)展以及其優(yōu)越的讀寫特性，非易失性存儲(chǔ)器在嵌入式領(lǐng)域已逐漸用來替代片上的高速緩存，例如片上二級(jí)高速緩存、三級(jí)高速緩存。如附圖1所示，非易失性存儲(chǔ)器作為片上高速緩存器可被處理器核直接讀寫，其中寫緩沖器的存在是為了緩解非易失性存儲(chǔ)器寫延遲比較大的問題，例如STTRAM(第二代MRAM技術(shù))的寫延遲要比讀延遲大5倍，PCM的寫延遲也要比讀延遲大2至6倍。

傳統(tǒng)的寫緩沖器一般由片上SRAM或寄存器(Register)結(jié)構(gòu)的FIFO存儲(chǔ)器來實(shí)現(xiàn)，通過控制頭指針的移動(dòng)來表針當(dāng)前即將移出FIFO的有效數(shù)據(jù)的地址信息，并通過控制尾指針來表征下一次可寫入FIFO的地址信息，如圖2所示。初始狀態(tài)下，頭指針與尾指針相等，說明此時(shí)FIFO為空，系統(tǒng)可以向FIFO中緩存數(shù)據(jù)。在某一時(shí)刻，數(shù)據(jù)0至數(shù)據(jù)5被依次寫入FIFO中，頭指針指向數(shù)據(jù)0說明數(shù)據(jù)0即將從FIFO中讀出并寫入到非易失性存儲(chǔ)器中，隨后頭指針指向數(shù)據(jù)1，以此類推，數(shù)據(jù)1至數(shù)據(jù)5將被依次讀出并寫入到非易失性存儲(chǔ)器中。尾指針指向數(shù)據(jù)5，說明下一次向FIFO中緩存的數(shù)據(jù)將會(huì)被寫到尾指針?biāo)赶虻刂芳?的地址上(即地址A)。可見，通過頭指針和尾指針這兩個(gè)指針就能不斷將數(shù)據(jù)緩存到FIFO和將數(shù)據(jù)從FIFO中寫入到非易失性存儲(chǔ)器中。

雖然這種寫緩沖器能夠提升系統(tǒng)性能，但是由于片上SRAM或者寄存器結(jié)構(gòu)單元面積大，功耗也高，成本也較高，這是本領(lǐng)域技術(shù)人員所不期望看到的。

發(fā)明內(nèi)容

針對(duì)上述存在的問題，本發(fā)明公開一種非易失性存儲(chǔ)器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法，以解決現(xiàn)有技術(shù)中片上SRAM或者寄存器結(jié)構(gòu)單元面積大，功耗較大，成本較高的缺陷。

本發(fā)明為解決上述問題所采用的技術(shù)方案為：

一種非易失性存儲(chǔ)器的寫緩存器系統(tǒng)，其中，所述系統(tǒng)包括：

非易失性存儲(chǔ)器；

處理器，通過一類FIFO寫緩存器與所述非易失性存儲(chǔ)器連接，以緩解所述處理器對(duì)所述非易失性存儲(chǔ)器的寫延遲；

其中，所述類FIFO寫緩存器由嵌入式DRAM構(gòu)成。

較佳的，上述的系統(tǒng)，其中，所述類FIFO寫緩存器的數(shù)據(jù)寬度小于或等于所述非易失性存儲(chǔ)器的數(shù)據(jù)I/O端口的數(shù)據(jù)寬度。

較佳的，上述的系統(tǒng)，其中，所述處理器對(duì)所述非易失性存儲(chǔ)器的寫延遲的時(shí)間小于或等于所述類FIFO寫緩存器對(duì)數(shù)據(jù)的存儲(chǔ)時(shí)間。

一種非易失性存儲(chǔ)器的寫緩存器系統(tǒng)進(jìn)行數(shù)據(jù)讀寫的方法，其中，所述方法包括：