[發明專利]用于邏輯分析儀的主動式探棒

在審

• 申請號: 201410815671.3
• 申請日: 2014-12-24
• 公開（公告）號: CN104865423A
• 公開（公告）日: 2015-08-26
• 發明（設計）人: 鄭秋豪;蔡志明
• 申請（專利權）人: 孕龍科技股份有限公司
• 主分類號: G01R1/067
• 分類號: G01R1/067;G01R1/30
• 代理公司: 北京天平專利商標代理有限公司 11239
• 代理人: 孫剛

1.一種用于邏輯分析儀的主動式探棒，與一具有FPGA解碼器的邏輯分析儀及一待測電路板電性連接，其特征在于該主動式探棒包含：

一LVDS差動線材，與該邏輯分析儀的FPGA解碼器電性連接；以及

一前端裝置，與該LVDS差動線材及該待測電路板電性連接，用以截取該待測電路板所輸入的微弱信號，而該前端裝置不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響，且能夠直接輸出一LVDS差動信號至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀的FPGA解碼器進行解碼。

2.如權利要求1所述的用于邏輯分析儀的主動式探棒，其特征在于，該前端裝置為一LVDS驅動器，該LVDS驅動器用以截取該待測電路板所輸入的微弱信號，而該LVDS驅動器不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響，并直接放大微弱信號與比較微弱信號、再輸出一LVDS差動信號至該LVDS差動線材。

3.如權利要求2所述的用于邏輯分析儀的主動式探棒，其特征在于，該LVDS驅動器所接收的微弱信號的頻率小于400MHZ。

4.如權利要求2所述的用于邏輯分析儀的主動式探棒，其特征在于，該LVDS驅動器所接收的微弱信號的電壓大于2V以上，該LVDS驅動器才能夠運作。

5.如權利要求1所述的用于邏輯分析儀的主動式探棒，其特征在于，該前端裝置為一比較器，該比較器包含：

一信號截取模組，用以截取該待測電路板所輸入的微弱信號，而該信號截取模組不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響；

一阻抗匹配模組，與該信號截取模組電性連接，用以對所輸入的微弱信號進行阻抗匹配；

一比較器模組，與該信號截取模組及該LVDS差動線材電性連接，能夠接收該信號截取模組所截取的微弱信號，并輸出一LVDS差動信號輸出至該LVDS差動線材；

一調整電壓模組，與該比較器模組電性連接，依據所輸入的微弱信號的輸入電壓大小，調整最適當的參考電壓與輸入電壓進行比較，以使該比較器模組能夠得到一最佳的LVDS差動信號輸出至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀的FPGA解碼器進行解碼；

一穩定輸出模組，與該比較器模組電性連接，該穩定輸出模組用以穩定LVDS差動信號的輸出電壓，當穩定輸出模組偵測該微弱信號的輸入電壓于參考電壓附近抖動時，將能夠控制該比較器不會引發輸出電壓改變，以使輸出的LVDS差動信號不受影響。

6.如權利要求5所述的用于邏輯分析儀的主動式探棒，其特征在于，該比較器所接收的微弱信號的頻率小于400MHZ。

7.如權利要求1所述的用于邏輯分析儀的主動式探棒，其特征在于，更包含有一差動輸入單端輸出信號轉換器，該差動輸入單端輸出信號轉換器會與該FPGA解碼器及該LVDS差動線材進行電性連接，且該前端裝置為一單端輸入差動輸出電路模組，該單端輸入差動輸出電路模組包含：

一信號截取模組，用以截取該待測電路板所輸入的微弱信號，而該信號截取模組不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響；

一調整電壓模組，與該信號截取模組電性連接，依據所輸入的微弱信號的輸入電壓大小，調整為一最佳的信號輸入；

一阻抗匹配模組，與該信號截取模組電性連接，用以對所輸入的微弱信號進行阻抗匹配；

一差動模式電路調整模組，與該信號截取模組及該LVDS差動線材電性連接，能夠接收該信號截取模組所截取的微弱信號，并輸出一LVDS差動信號輸出至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該差動輸入單端輸出信號轉換器后，該差動輸入單端輸出信號轉換器將會轉換LVDS差動信號為單端輸入信號，并再將單端輸入信號輸入至該邏輯分析儀的FPGA解碼器進行解碼。

8.如權利要求1所述的用于邏輯分析儀的主動式探棒，其特征在于，該前端裝置為一差動輸入調整器，該差動輸入調整器包含：

一前端LVDS差動線材，用以截取該待測電路板所輸入的微弱信號，而該前端LVDS差動線材不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響；

一阻抗匹配模組，與該前端LVDS差動線材電性連接，用以對所輸入的微弱信號進行阻抗匹配；

一差動模式電路調整模組，與該前端LVDS差動線材及該LVDS差動線材電性連接，能夠接收該信號截取模組所截取的微弱信號，并輸出一放大強度后的LVDS差動信號輸出至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀的FPGA解碼器進行解碼。