[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)及其制造方法

在審

• 申請?zhí)枺?/td>: 201410802443.2
• 申請日: 2014-12-22
• 公開（公告）號: CN105789272A
• 公開（公告）日: 2016-07-20
• 發(fā)明（設(shè)計(jì)）人: 賴二琨
• 申請（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號: H01L29/40
• 分類號: H01L29/40;H01L21/28;H01L21/31
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 任巖

技術(shù)領(lǐng)域

本發(fā)明是關(guān)于一種半導(dǎo)體結(jié)構(gòu)及其制造方法。本發(fā)明特別是關(guān)于一種 三維存儲器半導(dǎo)體結(jié)構(gòu)及其制造方法。

背景技術(shù)

半導(dǎo)體元件正逐漸地變得更密集且更小。隨著這股潮流，三維存儲器 被發(fā)展出來。

在典型的三維存儲器半導(dǎo)體結(jié)構(gòu)中，用于串行選擇結(jié)構(gòu)及接地選擇結(jié) 構(gòu)的柵極氧化物是氧化物-氮化物-氧化物(ONO)多層結(jié)構(gòu)或氧化物-氮化物 -氧化物-氮化物-氧化物(ONONO)多層結(jié)構(gòu)，其亦用于存儲單元中。因此， 在存儲單元的寫入/擦除期間，也可能會使得用于串行選擇結(jié)構(gòu)及接地選擇 結(jié)構(gòu)的柵極氧化物帶有電荷。如此一來，便需要額外的電路來控制用于串 行選擇結(jié)構(gòu)及接地選擇結(jié)構(gòu)的柵極氧化物的寫入/擦除。再者，由于ONO 多層結(jié)構(gòu)或ONONO多層結(jié)構(gòu)較厚，造成反及(NAND)串行通道的控制多 少有點(diǎn)困難。

此外，在典型的三維存儲器半導(dǎo)體結(jié)構(gòu)中，位線接墊的電阻可能較大。 因此，需要對每一層進(jìn)行離子注入工藝。然而，此一工藝成本昂貴，且工 藝窗口狹窄。

發(fā)明內(nèi)容

在本發(fā)明中，提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，以解決至少一部分 上述問題。

根據(jù)一些實(shí)施例，所述半導(dǎo)體結(jié)構(gòu)包括一基板、一疊層、二開口、一 氧化層及一導(dǎo)電體。疊層由交替的導(dǎo)電層和絕緣層構(gòu)成。疊層形成于基板 上。二個開口貫穿疊層。氧化層形成于二個開口的多個側(cè)壁上。導(dǎo)電體填 充于二個開口中。導(dǎo)電體與二個開口的側(cè)壁只由氧化層所分離。

根據(jù)一些實(shí)施例，所述半導(dǎo)體結(jié)構(gòu)包括一基板、一疊層、一開口、一 氧化層及一導(dǎo)電體。疊層由交替的導(dǎo)電層和絕緣層構(gòu)成。疊層形成于基板 上。開口貫穿疊層。氧化層形成于開口的一側(cè)壁上。導(dǎo)電體填充于開口中。 導(dǎo)電體與開口的側(cè)壁只由氧化層分離。

根據(jù)一些實(shí)施例，所述半導(dǎo)體結(jié)構(gòu)的制造方法包括下列步驟。首先， 形成由交替的導(dǎo)電層和絕緣層構(gòu)成的一疊層于一基板上。形成多個開口貫 穿疊層。形成一氧化層于開口的多個側(cè)壁上。接著，填充一導(dǎo)電體至開口 中。導(dǎo)電體與開口的側(cè)壁只由氧化層分離。

為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例， 并配合所附圖式，作詳細(xì)說明如下：

附圖說明

圖1A～圖9E繪示根據(jù)本發(fā)明一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的制造方法。

【符號說明】

102：基板

104：底層

106：導(dǎo)電層

108：絕緣層

110：疊層

110e：延伸部

112：隧穿層-捕捉層-勢壘層結(jié)構(gòu)

114：第一導(dǎo)電層

116：開口

116s：側(cè)壁

118：氧化層

120：導(dǎo)電體

122：第二導(dǎo)電層

124：第一孔洞

126：第二孔洞

128：字線的位置

130：串行選擇結(jié)構(gòu)的位置

132：接地選擇結(jié)構(gòu)的位置

134：反轉(zhuǎn)柵極的位置

136：位線接墊的位置

138：絕緣體

140：光刻膠

142：字線

144：串行選擇結(jié)構(gòu)

146：接地選擇結(jié)構(gòu)

148：反轉(zhuǎn)柵極

150：位線接墊

152：第一開口

154：第二開口

具體實(shí)施方式

以下將說明所述半導(dǎo)體結(jié)構(gòu)及其制造方法。為易于解釋，以下的實(shí)施 例將特別以三維NAND存儲元件(例如三維NAND垂直柵極存儲元件)為 例。然而，本發(fā)明并不受限于此，舉例來說，其他半導(dǎo)體元件可具有所述 半導(dǎo)體結(jié)構(gòu)。

圖1A～圖9D繪示根據(jù)本發(fā)明一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的制造方法。以 「A」標(biāo)示的圖為俯視圖。以「B」、「C」、「D」標(biāo)示的圖分別為取自俯視 圖中B-B’線、C-C’線及D-D’線的剖面圖。