[發明專利]電壓切換電路

有效

• 申請號: 201410794609.0
• 申請日: 2014-12-18
• 公開（公告）號: CN105280230B
• 公開（公告）日: 2019-04-12
• 發明（設計）人: 柏正豪
• 申請（專利權）人: 力旺電子股份有限公司
• 主分類號: G11C16/12
• 分類號: G11C16/12
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

1.一種電壓切換電路，連接至非易失性存儲器的記憶胞，該電壓切換電路包括：

第一晶體管，源極連接至第一電壓源，柵極連接至節點a1；

第二晶體管，源極連接至該第一電壓源，柵極連接至節點b1；

第三晶體管，源極連接至該第一晶體管的漏極，柵極接收致能信號，漏極連接至節點a2；

第四晶體管，源極連接至該第二晶體管的漏極，柵極接收該致能信號，漏極連接至節點b2；

一第五晶體管，源極連接至該節點a2，柵極連接至第二電壓源，漏極連接至第一輸出端；

第六晶體管，源極連接至該節點b2，柵極連接至該第二電壓源，漏極連接至第二輸出端；

第一控制電路，連接至該節點a1、該節點b1與該節點a2；以及

第二控制電路，連接至該第一輸出端與該第二輸出端；

其中，在該非易失性存儲器的編程模式以及抹除模式時，該第一電壓源提供高電壓且該第二電壓源提供開啟電壓；在該非易失性存儲器的讀取模式時，該第一電壓源與該第二電壓源提供邏輯高電平；以及該高電壓大于該開啟電壓，且該開啟電壓大于該邏輯高電平。

2.如權利要求1所述的電壓切換電路，其中該第一控制電路包括：

第七晶體管，源極連接至偏壓電壓，柵極接收第一控制信號，漏極連接至該節點a1；

第八晶體管，源極連接至該第一電壓源，柵極接收第二控制信號，漏極連接至該節點a1；

第九晶體管，源極連接至該偏壓電壓，柵極接收第三控制信號，漏極連接至該節點b1；以及

第十晶體管，源極連接至該節點a2，柵極接收第四控制信號，漏極連接至該節點b1；

其中，該高電壓大于該偏壓電壓。

3.如權利要求2所述的電壓切換電路，其中于該編程模式且該記憶胞為一選定記憶胞時，該第一晶體管與該第二晶體管接收該偏壓電壓并開啟；該致能信號為致能電壓，使得該第三晶體管與該第四晶體管接收該致能電壓并開啟；該第五晶體管與該第六晶體管接收該開啟電壓并開啟；以及，該第二控制電路不動作，使得該第一輸出端與該第二輸出端輸出該高電壓；其中，該致能電壓小于該高電壓。

4.如權利要求2所述的電壓切換電路，其中于該編程模式且該記憶胞為一非選定記憶胞時，該第一晶體管與該第二晶體管接收該偏壓電壓并開啟；該致能信號為禁能電壓，使得該第三晶體管與該第四晶體管接收該禁能電壓而不開啟；該第五晶體管與該第六晶體管接收該開啟電壓并開啟；以及該第二控制電路提供邏輯低電平至該第一輸出端與該第二輸出端，使得該第一輸出端與該第二輸出端輸出該邏輯低電平；其中，該禁能電壓小于等于該高電壓。

5.如權利要求2所述的電壓切換電路，其中在該抹除模式且該記憶胞為選定記憶胞時，該第一晶體管接收該高電壓而不開啟；該第二晶體管開啟；該致能信號為致能電壓，使得該第三晶體管與該第四晶體管接收該致能電壓并開啟；該第五晶體管與該第六晶體管接收該開啟電壓并開啟，使得該第二輸出端輸出該高電壓；以及，該第二控制電路提供邏輯低電平至該第一輸出端，使得該第一輸出端輸出該邏輯低電平；其中，該致能電壓小于該高電壓。

6.如權利要求2所述的電壓切換電路，其中于該抹除模式且該記憶胞為非選定記憶胞時，該第一晶體管接收該高電壓而不開啟；該第二晶體管開啟；該致能信號為禁能電壓，使得該第三晶體管與該第四晶體管接收該禁能電壓而不開啟；該第五晶體管與該第六晶體管接收該開啟電壓并開啟；以及，該第二控制電路提供邏輯低電平至該第一輸出端與該第二輸出端，使得該第一輸出端與該第二輸出端輸出該邏輯低電平；其中，該禁能電壓小于等于該高電壓。

7.如權利要求2所述的電壓切換電路，其中于該讀取模式時，該第一晶體管與該第二晶體管不開啟；該致能信號為該邏輯高電平，使得該第三晶體管與該第四晶體管不開啟；該第五晶體管與該第六晶體管接收該邏輯高電平而不開啟；以及，該第二控制電路提供讀取電壓至該第一輸出端與該第二輸出端，使得該第一輸出端與該第二輸出端輸出該讀取電壓。