[發明專利]基于分層讀取的集成電路設計架構

有效

• 申請號: 201410791712.X
• 申請日: 2014-12-19
• 公開（公告）號: CN105760562B
• 公開（公告）日: 2019-05-10
• 發明（設計）人: 吳國盛
• 申請（專利權）人: 吳國盛;青島若貝電子有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 青島清泰聯信知識產權代理有限公司 37256
• 代理人: 劉雁君

1.基于分層讀取的集成電路設計系統，包括至少一個模塊，每個模塊由n個子模塊組成，n≥0；其特征在于，每個模塊的數據信息分層存儲，形成有M層，每層有N個模塊的樹狀結構，其中M≥1，N≥1；讀取/調用某模塊時，按該樹狀結構的數據進行選擇性讀取，即，只選擇讀取當前模塊的下一層子模塊代碼，即可完成當前模塊的讀取/調用。

2.根據權利要求1所述的基于分層讀取的集成電路設計系統，其特征在于，所述模塊設置若干可視化、可編輯的屬性。

3.根據權利要求2所述的基于分層讀取的集成電路設計系統，其特征在于，所述模塊設置相應引腳，通過連接線將不同模塊的相應引腳連接。

4.根據權利要求3所述的基于分層讀取的集成電路設計系統，其特征在于，所述集成電路設計架構還包括算法設計單元，用于手動輸入、編輯程序源代碼。

5.根據權利要求4所述的基于分層讀取的集成電路設計系統，其特征在于，所述集成電路設計架構還包括代碼融合單元，用于將模塊、引腳、連接線的源代碼，及手動輸入的源代碼融合，形成具有完整代碼結構的模型。

6.根據權利要求4或5所述的基于分層讀取的集成電路設計系統，其特征在于，所述源代碼為基于Verilog、VHDL或SystemC語言的源代碼。