[發(fā)明專利]基于分層讀取的集成電路設(shè)計架構(gòu)有效
| 申請?zhí)枺?/td> | 201410791712.X | 申請日: | 2014-12-19 |
| 公開(公告)號: | CN105760562B | 公開(公告)日: | 2019-05-10 |
| 發(fā)明(設(shè)計)人: | 吳國盛 | 申請(專利權(quán))人: | 吳國盛;青島若貝電子有限公司 |
| 主分類號: | G06F17/50 | 分類號: | G06F17/50 |
| 代理公司: | 青島清泰聯(lián)信知識產(chǎn)權(quán)代理有限公司 37256 | 代理人: | 劉雁君 |
| 地址: | 266000 山東省青*** | 國省代碼: | 山東;37 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 基于 分層 讀取 集成電路設(shè)計 架構(gòu) | ||
本發(fā)明提供基于分層讀取的集成電路設(shè)計架構(gòu),包括至少一個模塊,所述每個模塊由n個子模塊組成(n≥0),其特征在于,每個模塊的數(shù)據(jù)信息分層存儲,形成有M層,每層有N個模塊的樹狀結(jié)構(gòu)(M≥1,N≥1);讀取/調(diào)用某模塊時,按該樹狀結(jié)構(gòu)的數(shù)據(jù)進行選擇性讀取,即,只選擇讀取當前模塊的下一層子模塊代碼,即可完成當前模塊的讀取/調(diào)用。本發(fā)明極大提高了集成電路設(shè)計的讀取效率,提高了運行速度,使設(shè)計更便捷、高效。
技術(shù)領(lǐng)域
本發(fā)明涉及集成電路設(shè)計技術(shù)領(lǐng)域,具體地說,涉及一種基于分層讀取的集成電路設(shè)計架構(gòu)。
背景技術(shù)
目前,很多集成電路設(shè)計工具如Xilinx的ISE,Altera的Quartus,MentorGraphics的Modelsim等,其主流思想是面向工藝的設(shè)計。設(shè)計方法包括界面設(shè)計及代碼設(shè)計。
界面設(shè)計主要基于市場上常見的元器件進行組合連線設(shè)計,界面的優(yōu)點是設(shè)計非常直觀,但是靈活性不夠。如果在界面中新增加一個不存在的設(shè)備器件,往往需要寫代碼、打包、更新到器件庫、從器件庫查找并使用等過程,一旦元器件設(shè)計有誤,就會需要重新回到代碼修改并重新打包。已經(jīng)在設(shè)計中存在的器件需要重新更替。流程繁復(fù)浪費了設(shè)計師大量的時間,尤其是源代碼不慎丟失,將會直接導(dǎo)致模塊無法修改,設(shè)計師需要重新來過。
代碼設(shè)計是目前非常流行的設(shè)計方式,無論是元器件接口定義,模塊例化還是功能實現(xiàn),全部用Verilog、VHDL或SystemC等語言設(shè)計實現(xiàn)。代碼設(shè)計的優(yōu)點是靈活,想寫什么器件就寫什么器件,缺陷是不夠直觀。工程師需要讀完大段代碼才能了解其功能和結(jié)構(gòu)信息,同時在撰寫例化的時候,需要依據(jù)代碼進行編寫例化,要反復(fù)對照和查看接口名稱和數(shù)據(jù)寬度等信息,防止出錯。例化的代碼也是手寫為主。
無論界面設(shè)計還是代碼設(shè)計,均可以將集成電路劃分成若干模塊,在一個復(fù)雜的集成電路中,往往包含著數(shù)量龐大的模塊,其讀取及調(diào)用速度直接影響著集成電路的設(shè)計及運行。傳統(tǒng)的讀取方式為遍歷法,每次需要把所有層的結(jié)構(gòu)都讀取出來,每個模塊都要訪問到,大大降低了處理效率。
發(fā)明內(nèi)容
為了解決集成電路設(shè)計架構(gòu)中讀取效率低的缺點,本發(fā)明提出一種基于分層讀取的集成電路設(shè)計架構(gòu),其具體的技術(shù)方案如下:
基于分層讀取的集成電路設(shè)計架構(gòu),包括至少一個模塊,每個模塊由n個子模塊組成,n≥0;每個模塊的數(shù)據(jù)信息分層存儲,形成有M層,每層有N個模塊的樹狀結(jié)構(gòu),其中M≥1,N≥1;讀取/調(diào)用某模塊時,按該樹狀結(jié)構(gòu)的數(shù)據(jù)進行選擇性讀取,即,只選擇讀取當前模塊的下一層子模塊代碼,即可完成當前模塊的讀取/調(diào)用。
其中,所述模塊設(shè)置若干可視化、可編輯的屬性。
進一步地,所述模塊設(shè)置相應(yīng)引腳,通過連接線將不同模塊的相應(yīng)引腳連接。
進一步地,所述集成電路設(shè)計架構(gòu)還包括算法設(shè)計單元,用于手動輸入、編輯程序源代碼。
進一步地,所述集成電路設(shè)計架構(gòu)還包括代碼融合單元,用于將模塊、引腳、連接線的源代碼,及手動輸入的源代碼融合,形成具有完整代碼結(jié)構(gòu)的模型。
進一步地,所述源代碼為基于Verilog、VHDL或者SystemC語言的源代碼。
可視化集成電路設(shè)計方法,按以下步驟進行:
步驟一:在界面設(shè)計單元新建一個模塊,并設(shè)置模塊相應(yīng)的屬性,所括模塊名稱、模塊類型、代碼語言、輸入引腳數(shù)目、輸出引腳數(shù)目以及既可以做輸入又可以做輸出的引腳數(shù)目;
步驟二:編輯模塊的引腳的屬性;
步驟三:在算法設(shè)計單元輸入算法程序代碼;
步驟四:保存并運行,執(zhí)行代碼錯誤檢查并修改,直至將錯誤代碼全部修改正確。
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